KR101038315B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 활성 영역과 이웃하는 게이트간 오버랩 마진을 확보할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는 반도체 기판 내에 형성된 소자분리막과, 상기 소자분리막에 의해 정의되는 활성 영역과, 상기 활성 영역과 소자분리막에 형성된 게이트용 트렌치 및 상기 게이트용 트렌치 내부와 그 상부에 형성된 게이트 패턴을 포함하며, 상기 활성 영역은 상부영역과 하부영역을 포함하되, 상기 상부영역은 상기 하부영역보다 좁은 면적을 갖는다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 상세하게는, 활성 영역과 이웃하는 게이트간 오버랩 마진을 확보할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 패턴의 밀도가 조밀해짐으로써, 활성 영역을 정의하는 소자분리막의 형성시 트렌치를 매립하는 것이 어려워지게 되었다. 이에, 상기 트렌치를 매립하는 방법으로서 매립 특성이 우수한 절연막을 사용하고 있다.
그러나, 상기 절연막을 치밀화하기 위해 수행되는 후속 어닐링 공정에 의하여 활성 영역과 소자분리막 사이에 매우 큰 스트레스가 발생하게 된다. 이로 인해, 상기 활성 영역 부분이 휘거나 상기 활성 영역과 소자분리막 사이에서 크랙이 발생되어 소자의 특성이 감소하게 된다.
또한, 반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 결정하는 게이트 선폭의 한계로 인하여 게이트와 게이트간의 공간을 확보할 수 없어 게이트와 활성 영역들간의 오버랩 마진(Overlap margin)이 감소하게 된다. 이로 인해, 상기 게이트와 활성 영역들 사이가 어긋날 경우, 인접하는 활성 영역에 어택이 발생하게 된다.
게다가, 상기 게이트와 게이트간의 공간을 확보할 수 없게 되면서 상기 게이트 형성시 상기 활성 영역과 소자분리막 상에 각각 불균일한 사이즈를 갖는 게이트용 홈이 형성되어 반도체 소자의 동작에 중요한 역할을 하는 셀 문턱 전압의 균일성이 저하된다.
본 발명은 활성 영역과 이웃하는 게이트간 오버랩 마진을 확보할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자분리막 형성시 절연막의 부피 변화로 인하여 유발되는 스트레스를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 셀 문턱 전압의 균일성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 내에 형성된 소자분리막과, 상기 소자분리막에 의해 정의되는 활성 영역과, 상기 활성 영역과 소자분리막에 형성된 게이트용 트렌치 및 상기 게이트용 트렌치 내부와 그 상부에 형성된 게이트 패턴을 포함하며, 상기 활성 영역은 상부영역과 하부영역을 포 함하되, 상기 상부영역은 상기 하부영역보다 좁은 면적을 갖는다.
상기 활성 영역의 상부는 열 방향으로 이웃하는 활성 영역의 상부영역과 오버랩이 되지 않도록 배치된다. ,
상기 활성 영역은 상기 상부영역과 상기 하부영역의 면적 차이로 인하여 계단형의 측면을 갖는다.
상기 게이트용 트렌치는 상기 활성 영역에서보다 상기 소자분리막에서 더 깊다.
상기 게이트 패턴은 상기 활성 영역에 형성된 리세스 게이트 패턴 또는 핀 게이트 패턴을 포함한다.
상기 게이트 패턴은 상기 활성 영역의 상부영역 및 소자분리막을 가로지르도록 라인 타입으로 형성된다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 상부의 반도체 기판 부분을 추가 식각하여 듀얼 트렌치를 형성하는 단계와, 상기 듀얼 트렌치 내에 절연막을 매립하여 상부영역이 하부영역보다 좁은 면적을 갖는 활성 영역을 정의하는 소자분리막을 형성하는 단계와, 상기 활성 영역 및 소자분리막에 게이트용 트렌치를 형성하는 단계 및 상기 게이트용 트렌치 내부와 그 상부에 게이트 패턴을 형성하는 단계를 포함한다.
상기 활성 영역의 상부는 열 방향으로 이웃하는 활성 영역의 상부영역과 오버랩이 되지 않도록 형성한다. ,
상기 활성 영역은 상기 상부영역과 상기 하부영역의 면적 차이로 인하여 계단형의 측면을 갖는다.
본 발명의 실시예에 따른 반도체 소자의 제조방법에서, 상기 듀얼 트렌치를 형성하는 단계 후, 그리고, 상기 소자분리막을 형성하는 단계 전, 상기 듀얼 트렌치 표면 상에 라이너 질화막을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법에서, 상기 게이트용 트렌치를 형성하는 단계는, 상기 활성 영역 및 소자분리막을 일정 깊이로 식각하는 단계 및 상기 소자분리막을 추가 식각하는 단계를 더 포함한다.
상기 게이트 패턴은 상기 활성 영역에 형성된 리세스 게이트 패턴 또는 핀 게이트 패턴을 포함한다.
상기 게이트 패턴은 상기 활성 영역의 상부영역 및 소자분리막을 가로지르도록 라인 타입으로 형성한다.
상기 게이트용 트렌치는 상기 활성 영역에서는 상기 상부영역 내부에서 소정 깊이를 갖도록 형성하고, 상기 소자분리막에서는 상기 상부영역과 하부영역의 면적 차이에 의해 노출된 상기 하부영역의 노출면까지 연장된 깊이를 갖도록 형성한다.
본 발명은 상부영역보다 하부영역에서 더 넓은 면적을 갖는 활성 영역을 형성함으로써, 활성 영역과 이웃하는 게이트간의 공간을 확보하여 상기 활성 영역과 이웃하는 게이트간 오버랩 마진을 확보할 수 있다.
또한, 본 발명은 상부영역보다 하부영역에서 더 좁은 면적을 갖는 소자분리막을 형성함으로써, 상기 소자분리막 형성시 절연막의 매립양을 감소시켜 상기 절연막의 매립양 증가로 인해 발생하는 절연막의 부피 변화를 감소시킬 수 있으며, 이를 통해, 상기 절연막의 부피 변화로 인하여 유발되는 스트레스를 방지할 수 있다.
게다가, 본 발명은 상기 활성 영역 상부영역에 형성된 게이트용 홈과 실질적으로 유사한 사이즈를 가지며 상기 활성 영역 상부영역에 형성된 게이트용 홈보다 깊게, 즉, 상기 활성 영역 하부영역의 상면과 접하도록 소자분리막 내에 균일한 사이즈의 게이트용 홈을 상기 활성 영역 상부영역 양쪽에 형성함으로써, 반도체 소자 동작에 중요한 역할을 하는 셀 문턱 전압의 균일성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a는 본 발명의 실시예에 따른 반도체 소자에서의 활성 영역을 설명하기 위한 평면도이고, 도 1b는 도 1a의 A―A’선에 대응하는 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 내에 활성 영역(102)을 정의하는 소자분리막(104)이 형성되며, 상기 소자분리막(104)은 상기 활성 영역(102)의 하부영역(102a)을 완전히 매립함과 동시에 상기 활성 영역(102)의 상부영역(102b) 상면이 노출되도록 형성된다.
상기 활성 영역(102)은 상기 상부영역(102b)과 하부영역(102a)을 포함하되, 상기 상부영역(102b)은 상기 하부영역(102a)보다 좁은 면적을 갖도록 정의되며, 상 기 활성 영역(102)은 상기 상부영역(102b)과 상기 하부영역(102a)의 면적 차이로 인하여 계단형의 측면을 갖는다. 상기 활성 영역(102)의 상부는 열 방향으로, 예컨대, Y축 방향으로 이웃하는 활성 영역(102)의 상부영역(102b)과 오버랩(Overlap)이 되지 않도록 배치된다.
여기서, 미설명된 도면부호 W1은 상기 활성 영역(102)의 하부영역(102a)의 크기를, W2는 상기 활성 영역(102)의 상부영역(102b)의 크기를 각각 나타낸다.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2b는 도 2a의 B―B’선에 대응하는 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 내에 활성 영역(102)을 정의하는 소자분리막(104)이 형성되며, 상기 소자분리막(104)은 상기 활성 영역(102)의 하부영역(102a)을 완전히 매립함과 동시에 상기 활성 영역(102)의 상부영역(102b) 상면이 노출되도록 형성된다.
상기 활성 영역(102)은 상기 상부영역(102b)과 하부영역(102a)을 포함하되, 상기 상부영역(102b)은 상기 하부영역(102a)보다 좁은 면적을 갖도록 정의되며, 상기 활성 영역(102)은 상기 상부영역(102b)과 상기 하부영역(102a)의 면적 차이로 인하여 계단형의 측면을 갖는다. 상기 활성 영역(102)의 상부는 열 방향으로, 예컨대, Y축 방향으로 이웃하는 활성 영역(102)의 상부영역(102b)과 오버랩(Overlap)이 되지 않도록 배치된다. 여기서, 미설명된 도면부호 W1은 상기 활성 영역(102)의 하부영역(102a)의 크기를, W2는 상기 활성 영역(102)의 상부영역(102b)의 크기를 각각 나타낸다.
상기 활성 영역(102)과 상기 소자분리막(104)에는 게이트용 트렌치(H1, H2)가 형성되며, 상기 소자분리막(104)의 게이트용 트렌치(H2)는 상기 활성 영역(102)의 게이트용 트렌치(H1)보다 더 깊은 깊이를 갖는다. 구체적으로, 상기 소자분리막(104)의 게이트용 트렌치(H2)는 상기 활성 영역(102)의 하부영역(102a)의 상면과 접하도록 형성된다.
상기 활성 영역(102)과 소자분리막(104)의 게이트용 트렌치(H1, H2) 상에 각각 게이트 패턴(G)이 형성된다. 상기 게이트 패턴(G)은 상기 활성 영역(102)에 형성된 리세스 게이트 패턴 또는 핀 게이트 패턴을 포함하며, 상기 게이트 패턴(G)은 상기 활성 영역(102)의 상부영역(102b) 및 소자분리막(104)을 가로지르도록 라인 타입, 자세하게, 상기 활성 영역(102)의 상부영역(102a) 및 소자분리막(104)을 포함하는 반도체 기판(100) 상에서 일 방향으로 연장되는 라인 타입으로 형성된다.
이와 같은 본 발명의 실시예에 따른 반도체 소자는, 반도체 기판에 상부영역보다 하부영역에서 더 넓은 면적을 갖는 활성 영역을 갖기 때문에, 즉, 활성 영역의 상부영역과 하부영역의 면적 차이로 인하여 계단형의 측면을 갖기 때문에, 상기 활성 영역과 이웃하는 게이트간의 공간을 확보할 수 있으며, 상기 활성 영역과 이웃하는 게이트간 오버랩 마진을 확보할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 소자분리용 절연막의 매립양을 감소시켜 상기 절연막의 매립양 증가로 인해 발생하는 절연막의 부피 변화를 감소시킬 수 있으며, 그 결과, 상기 절연막의 부피 변화로 인하여 유발되는 스트레스를 방지할 수 있다.
게다가, 본 발명은 상기 활성 영역 상부영역에 형성된 게이트용 트렌치와 실질적으로 유사한 사이즈를 가지며, 상기 활성 영역의 상부영역에 형성된 게이트용 트렌치보다 깊게 상기 활성 영역 하부영역의 상면과 접하도록 상기 활성 영역 상부영역 양쪽의 소자분리막 내에 균일한 사이즈의 게이트용 트렌치를 갖기 때문에, 반도체 소자 동작에 중요한 역할을 하는 셀 문턱 전압의 균일성을 개선할 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 트렌치 형성 영역을 노출시키는 제1 하드마스크(도시안됨)을 형성한 후, 상기 제1 하드마스크를 식각마스크로 이용해서 상기 노출된 반도체 기판(100)을 1차 식각하여 트렌치(T1)를 형성한다. 그런 다음, 상기 제1 하드마스크를 제거한다. 미설명된 도면부호 W1은 반도체 기판(100)에서 활성 영역 하부영역(102a)의 면적을 나타낸다.
도 3b를 참조하면, 상기 트렌치(T1)가 형성된 반도체 기판(100) 상에 상기 트렌치(T1) 상부의 반도체 기판(100) 부분을 일부 노출시키는 제2 하드마스크(도시안됨)를 형성한 후, 상기 제2 하드마스크를 식각마스크로 이용해서 상기 노출된 트렌치(T1) 상부의 반도체 기판(100) 부분을 추가 식각하여 듀얼 트렌치(T2)를 형성한다. 그리고 나서, 상기 제2 하드마스크를 제거한다. 미설명된 도면부호 102는 활성 영역을, W2는 반도체 기판(100)에서 활성 영역(102) 상부영역(102b)의 면적을 나타낸다.
상기 활성 영역(102)은 상기 상부영역(102b)과 하부영역(102a)을 포함하되, 상기 상부영역(102b)은 상기 하부영역(102a)보다 좁은 면적을 갖도록 정의되며, 상기 활성 영역(102)은 상기 상부영역(102b)과 상기 하부영역(102a)의 면적 차이로 인하여 계단형의 측면을 갖는다. 상기 활성 영역(102)의 상부는 열 방향으로, 예컨대, Y축 방향으로 이웃하는 활성 영역(102)의 상부영역(102b)과 오버랩이 되지 않도록 형성됨이 바람직하다.(도 1a 참조)
한편, 본 발명의 실시예에서는 상기 트렌치(T1) 형성 후에 상기 듀얼 트렌치(T2)를 형성하는데, 상기 트렌치 및 듀얼 트렌치(T1, T2)의 형성 순서는 바뀌어도 무방하다. 이후, 상기 듀얼 트렌치(T2) 표면 상에 라이너 질화막(103)을 형성한다. 여기서, 상기 라이너 질화막(103)은 후속 공정에서 식각 정지막 기능을 한다.
도 3c를 참조하면, 상기 라이너 질화막(103) 상에 상기 듀얼 트렌치(T2)를 매립하도록 매립 특성이 우수한 절연막을 형성한 후, 상기 활성 영역(102)의 하부영역(102a)을 완전히 매립함과 동시에 상기 활성 영역(102)의 상부영역(102b) 상면이 노출되도록 상기 절연막을 CMP(Chemical mechanical polishing)한다. 이 결과, 상기 반도체 기판(100) 상에는 상기 활성 영역(102)의 상부영역(102b)이 하부영역(102a)보다 좁은 면적을 갖는 활성 영역(102)을 정의하는 소자분리막(104)을 형성한다.
전술한 바와 같이, 본 발명의 실시예에서는 상부영역보다 하부영역에서 더 좁은 면적을 갖는 소자분리막을 형성함으로써, 상기 소자분리막 형성시 절연막의 매립양을 감소시킬 수 있으며, 이를 통해, 상기 절연막을 치밀화하기 위한 후속하는 열처리 공정시 상기 절연막의 매립양 증가로 인해 발생하는 절연막의 부피 변화를 종래보다 효과적으로 감소시킬 수 있다. 따라서, 본 발명의 실시예에서는 상기 절연막의 부피 변화로 인하여 유발되는 스트레스를 방지할 수 있다.
도 3d를 참조하면, 상기 활성 영역(102)의 상부영역(102b) 및 소자분리막(104) 상에 게이트용 트렌치 형성 영역을 노출시키는 제3 하드마스크(도시안됨)을 형성한 후, 상기 제3 하드마스크를 식각마스크로 이용해서 상기 활성 영역(102) 상부영역(102b) 및 소자분리막(104)을 일정 깊이로 식각하여 게이트용 트렌치(H1)를 형성한다. 그런 다음, 상기 제3 하드마스크를 제거한다.
도 3e를 참조하면, 상기 활성 영역(102)의 하부영역(102a) 상면에 대응하는 라이너 질화막(103)이 노출되도록 상기 소자분리막(104)의 게이트용 트렌치(H1)에 대응하는 부분을 추가 식각한다. 상기 추가 식각은, 예컨대, 습식 산화 식각(Wet oxidation etch) 공정 및 건식 산화 식각(Dry oxidation etch) 공정 중 어느 하나의 공정을 통해 수행한다.
여기서, 본 발명의 실시예에서는 상기 추가 식각시, 상기 활성 영역(102)의 하부영역(102a) 상면의 라이너 질화막(103)을 식각 정지 타겟(Stop target)으로 식각하기 때문에, 상기 활성 영역(102) 양측에 균일한 깊이의 게이트용 트렌치(H2)를 형성할 수 있다. 따라서, 셀 문턱 전압의 균일성을 안정적으로 확보하여 개선할 수 있다.
이로써, 상기 활성 영역(102)에서는 상기 상부영역(102b) 내부에서 소정 깊이를 갖도록 게이트용 트렌치(H1)가 형성되며, 상기 소자분리막(104)에서는 상기 상부영역(102b)과 하부영역(102a)의 면적 차이에 의해 노출된 상기 하부영역(102a) 의 노출면까지 연장된 깊이를 갖도록 게이트용 트렌치(H2)가 형성된다.
도 3f를 참조하면, 상기 게이트용 트렌치(H1, H2)가 형성된 활성 영역(102)의 상부영역(102b) 및 소자분리막(104) 상에 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)은 활성 영역(102)의 상부영역(102b)에 형성된 리세스 게이트 패턴 또는, 핀 게이트 패턴을 포함하며, 상기 게이트 패턴(G)은 상기 활성 영역(102)의 상부영역(102b) 및 소자분리막(104)을 가로지르도록 라인 타입, 자세하게, 상기 활성 영역(102)의 상부영역(102a) 및 소자분리막(104)을 포함하는 반도체 기판(100) 상에서 일 방향으로 연장되는 라인 타입으로 형성한다.
이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 소자에서의 활성 영역을 설명하기 위한 평면도.
도 1b는 도 1a의 A―A’선에 대응하는 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2b는 도 2a의 B―B’선에 대응하는 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

Claims (14)

  1. 반도체 기판 내에 형성된 소자분리막;
    상기 소자분리막에 의해 정의되는 활성 영역;
    상기 활성 영역과 소자분리막에 형성된 게이트용 트렌치; 및
    상기 게이트용 트렌치 내부와 그 상부에 형성된 게이트 패턴;을 포함하며,
    상기 활성 영역은 상부영역과 하부영역을 포함하되, 상기 상부영역은 상기 하부영역보다 좁은 면적을 갖도록 상기 활성 영역은 상기 상부영역과 상기 하부영역의 면적 차이로 인하여 계단형의 측면을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 영역의 상부는 열 방향으로 이웃하는 활성 영역의 상부영역과 오버랩이 되지 않도록 배치되는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트용 트렌치는 상기 활성 영역에서보다 상기 소자분리막에서 더 깊 은 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 활성 영역에 형성된 리세스 게이트 패턴 또는 핀 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 활성 영역의 상부영역 및 소자분리막을 가로지르도록 라인 타입으로 형성된 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 상부의 반도체 기판 부분을 추가 식각하여 듀얼 트렌치를 형성하는 단계;
    상기 듀얼 트렌치 내에 절연막을 매립하여 상부영역이 하부영역보다 좁은 면적을 갖는 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역 및 소자분리막에 게이트용 트렌치를 형성하는 단계; 및
    상기 게이트용 트렌치 내부와 그 상부에 게이트 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 활성 영역의 상부는 열 방향으로 이웃하는 활성 영역의 상부영역과 오버랩이 되지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 활성 영역은 상기 상부영역과 상기 하부영역의 면적 차이로 인하여 계단형의 측면을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 듀얼 트렌치를 형성하는 단계 후, 그리고, 상기 소자분리막을 형성하는 단계 전,
    상기 듀얼 트렌치 표면 상에 라이너 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 게이트용 트렌치를 형성하는 단계는,
    상기 활성 영역 및 소자분리막을 일정 깊이로 식각하는 단계; 및
    상기 소자분리막을 추가 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 게이트 패턴은 상기 활성 영역에 형성된 리세스 게이트 패턴 또는 핀 게이트 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 게이트 패턴은 상기 활성 영역의 상부영역 및 소자분리막을 가로지르도록 라인 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 게이트용 트렌치는 상기 활성 영역에서는 상기 상부영역 내부에서 소정 깊이를 갖도록 형성하고, 상기 소자분리막에서는 상기 상부영역과 하부영역의 면적 차이에 의해 노출된 상기 하부영역의 노출면까지 연장된 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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