JP2006261522A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】薄膜化された半導体層を貫通することなく、良好な形状のコンタクトホールを形成することができる半導体装置の製造方法を提供する。
【解決手段】絶縁層8の上に設けられた半導体層10に絶縁ゲート電界効果型トランジスタ20を形成すること、前記絶縁ゲート電界効果型トランジスタ20を覆う層間絶縁層30に、前記絶縁ゲート電界効果型トランジスタ20のソース領域またはドレイン領域となる不純物領域28と接続されるコンタクト層38を形成すること、を含み、前記層間絶縁層30はエッチング速度の異なる積層膜32,34で形成し、所定のパターンのマスク層50を用いて第1エッチングを行い、前記不純物領域28の表面が露出しないような凹部36aを形成した後、該不純物領域28の表面が露出するまで等方性エッチングである第2エッチングを行うことでコンタクトホール36を形成すること、を含む半導体装置の製造方法。
【選択図】図5
【解決手段】絶縁層8の上に設けられた半導体層10に絶縁ゲート電界効果型トランジスタ20を形成すること、前記絶縁ゲート電界効果型トランジスタ20を覆う層間絶縁層30に、前記絶縁ゲート電界効果型トランジスタ20のソース領域またはドレイン領域となる不純物領域28と接続されるコンタクト層38を形成すること、を含み、前記層間絶縁層30はエッチング速度の異なる積層膜32,34で形成し、所定のパターンのマスク層50を用いて第1エッチングを行い、前記不純物領域28の表面が露出しないような凹部36aを形成した後、該不純物領域28の表面が露出するまで等方性エッチングである第2エッチングを行うことでコンタクトホール36を形成すること、を含む半導体装置の製造方法。
【選択図】図5
Description
本発明は、半導体装置の製造方法に関する。
近年、バルクウエハ上に直接形成された従来の半導体装置(バルク型の半導体装置)に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるSOI構造の半導体装置が注目されている。これらのSOI構造の半導体装置においても、さらなる特性の向上のため、半導体層の膜厚の薄膜化が進んでいる。
このような半導体層の薄膜化に伴い、次のような問題が生じることがある。SOI層に形成されたMOSトランジスタでは、そのソース領域およびドレイン領域と配線とを接続するためのコンタクトホール形成時に半導体層が薄膜であるがゆえに、半導体層を貫通してしまうことがあるのである。このことは、コンタクトホール直下のシート抵抗値の上昇、コンタクト層と、ソース領域およびドレイン領域との接触抵抗の増大を招くこととなる。
コンタクト抵抗の上昇を抑制し、信頼性の高いコンタクトホールを形成する技術の1つとして、特開2004−186228号公報に開示の技術が提案されている。特開2004−186228号公報には、コンタクトホールが形成される層間絶縁層の膜厚が面内でばらついているために、同一の工程のエッチングでコンタクトホールを形成したとき、一方は、半導体層を貫通したり、他方は、半導体層に到達していないという課題を解決することを目的としている。そのため、面内の層間絶縁層の膜厚のばらつきに応じて、複数回のエッチング処理を行い、良好な形状コンタクトホールを形成している。
特開2004−186228号公報
しかし、半導体層の膜厚によっては、単に複数回のエッチング処理によりコンタクトホールを形成するだけでは、半導体層を貫通するという問題を解決できないことがある。
本発明の目的は、薄膜化された半導体層を貫通することなく、良好な形状のコンタクトホールを形成することができる半導体装置の製造方法を提供することにある。
(1)本発明の半導体装置の製造方法は、
絶縁層の上に設けられた半導体層を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ゲート電界効果型トランジスタのソース領域またはドレイン領域となる不純物領域と接続されるコンタクト層を形成すること、を含み、
前記コンタクト層の形成は、
前記層間絶縁層の上方に、所定のパターンのマスク層を形成すること、
前記マスク層を用いて第1エッチングを行い、前記不純物領域の表面が露出しないような凹部を形成した後、該不純物領域の表面が露出するまで等方性エッチングである第2エッチングを行うことでコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込むこと、を含む
本発明の半導体装置の製造方法によれば、コンタクトホールを形成する際に、複数の条件のエッチングを行うことで、半導体層を貫通することのない良好な形状のコンタクトホールを形成することができる。背景技術の欄で述べたように、半導体層を貫通するコンタクトホールが形成された場合、コンタクトホール直下のシート抵抗値の上昇、コンタクト層と、ソース領域およびドレイン領域との接触抵抗の増大を招くことがある。しかし、本実施の形態にかかる製造方法では、第1エッチングにより凹部を形成した後、半導体層の表面を露出させる第2エッチングを前記半導体層と選択比が大きいエッチング液により行う。そのため、半導体層がエッチングの除去量を低減することができ、半導体層を貫通しないコンタクトホールを形成することができる。その結果、コンタクト層とソース領域およびドレイン領域との接触抵抗が小さく、信頼性の向上した半導体装置を提供することができる。
絶縁層の上に設けられた半導体層を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ゲート電界効果型トランジスタのソース領域またはドレイン領域となる不純物領域と接続されるコンタクト層を形成すること、を含み、
前記コンタクト層の形成は、
前記層間絶縁層の上方に、所定のパターンのマスク層を形成すること、
前記マスク層を用いて第1エッチングを行い、前記不純物領域の表面が露出しないような凹部を形成した後、該不純物領域の表面が露出するまで等方性エッチングである第2エッチングを行うことでコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込むこと、を含む
本発明の半導体装置の製造方法によれば、コンタクトホールを形成する際に、複数の条件のエッチングを行うことで、半導体層を貫通することのない良好な形状のコンタクトホールを形成することができる。背景技術の欄で述べたように、半導体層を貫通するコンタクトホールが形成された場合、コンタクトホール直下のシート抵抗値の上昇、コンタクト層と、ソース領域およびドレイン領域との接触抵抗の増大を招くことがある。しかし、本実施の形態にかかる製造方法では、第1エッチングにより凹部を形成した後、半導体層の表面を露出させる第2エッチングを前記半導体層と選択比が大きいエッチング液により行う。そのため、半導体層がエッチングの除去量を低減することができ、半導体層を貫通しないコンタクトホールを形成することができる。その結果、コンタクト層とソース領域およびドレイン領域との接触抵抗が小さく、信頼性の向上した半導体装置を提供することができる。
なお、本発明において、特定のA層(以下、「A層」という。)の上方に設けられた特定のB層(以下、「B層」という。)というとき、A層の上に直接B層が設けられた場合と、A層の上に他の層を介してB層が設けられた場合とを含む意味である。
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
(2)本発明の半導体装置の製造方法において、
前記層間絶縁層の形成は、
第1絶縁層を形成すること、
前記第1絶縁層の上方に、該第1絶縁層と比してエッチング速度の低い材質からなる第2絶縁層を形成すること、を含むことができる。
前記層間絶縁層の形成は、
第1絶縁層を形成すること、
前記第1絶縁層の上方に、該第1絶縁層と比してエッチング速度の低い材質からなる第2絶縁層を形成すること、を含むことができる。
この態様によれば、第1エッチングにより凹部を形成する際に、凹部の開口が必要以上に広がってしまうことを抑制することができる。これは、コンタクトホールに導電材を埋め込む際の埋め込み性を良好にするために、上端方向に向かって径が広がった形状(以下、「逆テーパ形状」ということもある。)の凹部を形成することがある。その場合に、微細化されている半導体装置では、径の広がりの程度によっては、隣接するコンタクトホール(凹部)とつながってしまうことがある。しかし、本態様によれば、少なくとも凹部の上端が形成される部分に層間絶縁層は、エッチング速度の低い材質である第2絶縁層を形成している。そのため、逆テーパ形状の広がりを抑制することができる。
(3)本発明の半導体装置の製造方法において、前記導電層は、アルミニウムまたはアルミニウムを含む合金層であることができる。
(4)本発明の半導体装置の製造方法において、前記第1エッチングは、等方性のエッチングを行うこと、を含むことができる。
この態様によれば、逆テーパ形状の凹部を良好に形成することができる。
(5)本発明の半導体装置の製造方法において、前記第1エッチングは、等方性のエッチングを行った後に、異方性のエッチングを行うこと、を含むことができる。
この態様によれば、一般に異方性のエッチングは、等方性のエッチングと比してその深さ方向に対する除去速度が大きいため、アスペクト比の高いコンタクトを形成できるとともに、処理時間を短縮することができ、かつ、逆テーパ形状の凹部を形成することができる。
(6)本発明の半導体装置の製造方法において、前記絶縁ゲート電界効果型トランジスタは、完全空乏型のトランジスタであることができる。
この態様によれば、低消費電力化が図られた半導体装置を製造することができる。
以下、本発明の実施の形態について、図1〜6を参照しつつ説明する。図1〜6は、本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図である。
(1)まず、図1に示すように、支持基板6の上に絶縁層8および半導体層10が順次設けられたSOI基板を準備し、半導体層10に絶縁ゲート電界効果型トランジスタ(以下、「MOSトランジスタ」という。)20を形成する。
SOI基板10Aとしては、支持基板6の上に絶縁層8および半導体層10が積層された基板を用いた場合を例として説明するが、これに限定されず、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層10としては、たとえば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができる。なお、図1に示す半導体層10は、公知の素子分離方法(LOCOS法、STI法、メサ型の素子分離法など)により、素子形成領域が画定された後の半導体層10である。また、半導体層10の膜厚は、たとえば、40nm以上、70nm以下である。
SOI基板10Aとしては、支持基板6の上に絶縁層8および半導体層10が積層された基板を用いた場合を例として説明するが、これに限定されず、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層10としては、たとえば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができる。なお、図1に示す半導体層10は、公知の素子分離方法(LOCOS法、STI法、メサ型の素子分離法など)により、素子形成領域が画定された後の半導体層10である。また、半導体層10の膜厚は、たとえば、40nm以上、70nm以下である。
MOSトランジスタ20は、図1に示すように、ゲート絶縁層22と、ゲート絶縁層22の上に設けられたゲート電極24と、ゲート電極24の側面に設けられたサイドウォール26と、半導体層10に設けられ、ソース領域またはドレイン領域となる不純物領域28とからなる。以下に、MOSトランジスタ20の形成方法の一例を説明する。
MOSトランジスタ20の形成では、まず、半導体層10に、たとえば、熱酸化法によりゲート絶縁層22を形成する。ついで、半導体層10の全面に導電層(図示せず)を形成し、この導電層をパターニングすることで、ゲート電極24が形成される。導電層としては、多結晶シリコン層などを例示することができる。ついで、ゲート電極24を覆うように、半導体層10の上に、絶縁層(図示せず)を形成する。ついで、絶縁層に異方性のエッチングを施すことで、ゲート電極24の側面にサイドウォール26を形成することができる。ついで、所定の導電型の不純物を公知のイオン注入法などにより半導体層10に導入することで、不純物領域28が形成される。不純物領域28の形成では、不純物の導入の後に、拡散のための熱処理を施してもよい。以上の工程により、図1に示すように、半導体層10にMOSトランジスタ20を形成することができる。
また、図1には、サイドウォール26を有するMOSトランジスタ20を示したが、これに限定されない。また、図1には、サイドウォール26の下に、LDD領域またはエクステンション領域が設けられていない場合を示しているが、これに限定されず、設けられていてもよい。
(2)次に、図2に示すように、MOSトランジスタ20を覆うように、第1絶縁層32を形成する。第1絶縁層32は、層間絶縁層30の一部となる。第1絶縁層32としては、たとえば、酸化膜(酸化シリコン膜など)、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン−TEOS膜、USG膜またはこれらの積層膜などを挙げることができる。第1絶縁層32の形成方法としては、公知のCVD法などにより形成することができる。
(3)次に、図3に示すように、第1絶縁層32の上に、第2絶縁層34を形成する。第2絶縁層34としては、上述の第1絶縁層32と同様の材質を用いることができるが、第1絶縁層32と比して、エッチング速度の小さい材質を用いることが好ましい。第1絶縁層32として例示した材質の他には、窒化膜(窒化シリコン膜など)を好適に用いることができる。この工程により、第1絶縁層32および第2絶縁層34とからなる層間絶縁膜30が形成される。第1絶縁層32および第2絶縁層34の膜厚については、特に制限はないが、第2絶縁層34として窒化膜を用い、第1絶縁層32として酸化膜を用いる場合には、第1絶縁層32の膜厚の方が厚いことが好ましい。窒化膜は、ストレスの強い膜であるが第1絶縁層32がストレスを緩和する役割を果たし、MOSトランジスタ20の抵抗の増大などを抑制することができるためである。
(4)次に、図4に示すように、層間絶縁層30の上に、マスク層50を形成する。マスク層50は、不純物領域28に接続されるコンタクト層のためのコンタクトホールを形成するためのマスクである。そのため、コンタクトホールが形成される領域の上方に開口を有している。マスク層としては、公知の材料を用いることができ、たとえば、レジスト層を用いることができる。
ついで、図4に示すように、層間絶縁層30に凹部36aを形成する。凹部36aは、後の工程でさらにエッチングされ、コンタクトホールとなる。凹部36aは、その底面において、半導体層10の表面が露出することのないように形成される必要がある。凹部36aを形成するためのエッチング(「第1エッチング」に相当する。)は、公知のドライエッチングやウエットエッチングにより行うことができる。ドライエッチングにより、凹部36aを形成する場合は、ウエットエッチングのみで凹部を形成する場合と比して、アスペクト比の高いコンタクトを形成できるとともに、処理時間を短縮できるという利点がある。また、ウエットエッチングにより凹部36aを形成する場合には、逆テーパ形状の凹部36aを形成することができるという利点がある。これは、ウエットエッチングでは、マスク層50の下にまでエッチング液が入り込むことがあるためである。
また、より好ましくは、ウエットエッチングを行った後にドライエッチングを行い、凹部36aを形成する。この場合には、最初にウエットエッチングを行うことで、適度な径の広がりをもつ逆テーパ形状を有する凹部36aを短い処理時間で形成することができるためである。なお、図4には、ウエットエッチングとドライエッチングを行うことで形成された凹部36aを示す。さらに、本実施の形態にかかる製造方法では、層間絶縁層30の上部には、エッチング速度の遅い第2絶縁層34が設けられているため、ウエットエッチングを行った際、上端方向への径の広がりを抑制することができる。そのため、隣接する凹部36a同士(特に上端の広がり部分)が、連続してしまうということを抑制することができる。隣接する凹部36aが連続してしまった場合、マスク層50を支える部材がなくなってしまうこととなる。そのため、コンタクトホールの形成を終える前に、マスク層50が剥がれてしまうこととなり、コンタクトホールを形成することができなくなってしまう。しかし、本実施の形態にかかる製造方法によれば、第2絶縁層は、エッチングレートが低い材質であるために、このような問題を抑制することができるのである。
また、本実施の形態にかかる製造方法では、凹部36aが第2絶縁層34と第1絶縁層32を除去して形成されているが、本発明は、これに限定されない。凹部36aの底面が半導体層10に到達しない限り、第2絶縁層34のみを除去して形成されていてもよい。
(5)次に、図5に示すように、第2エッチングを行うことで凹部36aの底部を半導体層10が露出するまでエッチングし、層間絶縁層30にコンタクトホール36を形成する。この第2エッチングは、ウエットエッチングにより行われる。このウエットエッチングでは、半導体層10と第1絶縁層32とで選択比の大きいエッチング液を用いることが好ましい。これにより、半導体層10を貫通することを抑制できる。また、ウエットエッチングを行うことで、半導体層10へのダメージを低減することができる。
(6)次に、図6に示すように、コンタクトホール36に導電材を埋め込むことで、コンタクト層38を形成する。導電材としては、たとえば、アルミニウム、アルミニウム合金層などを用いることができる。アルミニウムまたはアルミニウム合金層を用いる場合には、逆テーパ形状を有するコンタクトホール36が形成されているため、良好に埋め込むことができる。そのため、ボイドの発生が抑制され、低抵抗で信頼性の高いコンタクト層38を形成することができる。導電材としては、上述の他に、公知のタングステン、タンタル、タングステン、銅なども用いることができる。
ついで、コンタクト層38の上に、所定のパターンを有する配線層40を形成する。配線層40は、公知の形成方法により形成することができる。
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
本実施の形態にかかる半導体装置の製造方法による利点は、下記の通りである。
第1に、本実施の形態にかかる半導体装置の製造方法によれば、コンタクトホール36の形成を条件の異なる第1エッチングと第2エッチングを組み合わせて行うことで、半導体層10を貫通することのないコンタクトホール36を形成することができる。特に、半導体層10が薄膜化されている半導体装置では、コンタクトホール36が半導体層10を貫通し、絶縁層8にまで到達してしまうことも考えられる。この場合には、コンタクト層38の抵抗が高くなってしまい、特性の劣化が懸念されるが、本実施の形態によれば、薄膜化された半導体層10であっても、上記問題の発生を抑制することができる。
第2に、本実施の形態にかかる製造方法は、層間絶縁層30として、第1絶縁層32と、その上に設けられた第2絶縁層34とからなる積層膜を形成している。そのため、上述したように、凹部36aの逆テーパ形状の広がりを抑制することができ、マスク層50の膜剥がれを抑制することができる。その結果、良好な形状を有するコンタクトホールを形成することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成(たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
6…支持基板、 8…絶縁層、 10…半導体層、 20…絶縁ゲート電界効果型トランジスタ、 22…ゲート絶縁層、 24…ゲート電極、 26…サイドウォール、 28…不純物領域、 30…層間絶縁層、 32…第1絶縁層、 34…第2絶縁層、 36a…凹部、 36…コンタクトホール、 38…導電層、 40…配線層、 50…マスク層
Claims (6)
- 絶縁層の上に設けられた半導体層を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ゲート電界効果型トランジスタのソース領域またはドレイン領域となる不純物領域と接続されるコンタクト層を形成すること、を含み、
前記コンタクト層の形成は、
前記層間絶縁層の上方に、所定のパターンのマスク層を形成すること、
前記マスク層を用いて第1エッチングを行い、前記不純物領域の表面が露出しないような凹部を形成した後、該不純物領域の表面が露出するまで等方性エッチングである第2エッチングを行うことでコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込むこと、を含む、半導体装置の製造方法。 - 請求項1において、
前記層間絶縁層の形成は、
第1絶縁層を形成すること、
前記第1絶縁層の上方に、該第1絶縁層と比してエッチング速度の低い材質からなる第2絶縁層を形成すること、を含む、半導体装置の製造方法。 - 請求項1または2において、
前記導電層は、アルミニウムまたはアルミニウムを含む合金層である、半導体装置の製造方法。 - 請求項1ないし3のいずれかにおいて、
前記第1エッチングは、等方性のエッチングを行うこと、を含む、半導体装置の製造方法。 - 請求項1ないし3のいずれかにおいて、
前記第1エッチングは、等方性のエッチングを行った後に、異方性のエッチングを行うこと、を含む、半導体装置の製造方法。 - 請求項1ないし5のいずれかにおいて、
前記絶縁ゲート電界効果型トランジスタは、完全空乏型のトランジスタである、半導体装置の製造方法。
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