JP2006261522A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】薄膜化された半導体層を貫通することなく、良好な形状のコンタクトホールを形成することができる半導体装置の製造方法を提供する。
【解決手段】絶縁層８の上に設けられた半導体層１０に絶縁ゲート電界効果型トランジスタ２０を形成すること、前記絶縁ゲート電界効果型トランジスタ２０を覆う層間絶縁層３０に、前記絶縁ゲート電界効果型トランジスタ２０のソース領域またはドレイン領域となる不純物領域２８と接続されるコンタクト層３８を形成すること、を含み、前記層間絶縁層３０はエッチング速度の異なる積層膜３２，３４で形成し、所定のパターンのマスク層５０を用いて第１エッチングを行い、前記不純物領域２８の表面が露出しないような凹部３６ａを形成した後、該不純物領域２８の表面が露出するまで等方性エッチングである第２エッチングを行うことでコンタクトホール３６を形成すること、を含む半導体装置の製造方法。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。

近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ構造の半導体装置が注目されている。これらのＳＯＩ構造の半導体装置においても、さらなる特性の向上のため、半導体層の膜厚の薄膜化が進んでいる。

このような半導体層の薄膜化に伴い、次のような問題が生じることがある。ＳＯＩ層に形成されたＭＯＳトランジスタでは、そのソース領域およびドレイン領域と配線とを接続するためのコンタクトホール形成時に半導体層が薄膜であるがゆえに、半導体層を貫通してしまうことがあるのである。このことは、コンタクトホール直下のシート抵抗値の上昇、コンタクト層と、ソース領域およびドレイン領域との接触抵抗の増大を招くこととなる。

コンタクト抵抗の上昇を抑制し、信頼性の高いコンタクトホールを形成する技術の１つとして、特開２００４−１８６２２８号公報に開示の技術が提案されている。特開２００４−１８６２２８号公報には、コンタクトホールが形成される層間絶縁層の膜厚が面内でばらついているために、同一の工程のエッチングでコンタクトホールを形成したとき、一方は、半導体層を貫通したり、他方は、半導体層に到達していないという課題を解決することを目的としている。そのため、面内の層間絶縁層の膜厚のばらつきに応じて、複数回のエッチング処理を行い、良好な形状コンタクトホールを形成している。
特開２００４−１８６２２８号公報

しかし、半導体層の膜厚によっては、単に複数回のエッチング処理によりコンタクトホールを形成するだけでは、半導体層を貫通するという問題を解決できないことがある。

本発明の目的は、薄膜化された半導体層を貫通することなく、良好な形状のコンタクトホールを形成することができる半導体装置の製造方法を提供することにある。

（１）本発明の半導体装置の製造方法は、
絶縁層の上に設けられた半導体層を準備すること、
前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
前記層間絶縁層に、前記ゲート電界効果型トランジスタのソース領域またはドレイン領域となる不純物領域と接続されるコンタクト層を形成すること、を含み、
前記コンタクト層の形成は、
前記層間絶縁層の上方に、所定のパターンのマスク層を形成すること、
前記マスク層を用いて第１エッチングを行い、前記不純物領域の表面が露出しないような凹部を形成した後、該不純物領域の表面が露出するまで等方性エッチングである第２エッチングを行うことでコンタクトホールを形成すること、
前記コンタクトホールに導電層を埋め込むこと、を含む
本発明の半導体装置の製造方法によれば、コンタクトホールを形成する際に、複数の条件のエッチングを行うことで、半導体層を貫通することのない良好な形状のコンタクトホールを形成することができる。背景技術の欄で述べたように、半導体層を貫通するコンタクトホールが形成された場合、コンタクトホール直下のシート抵抗値の上昇、コンタクト層と、ソース領域およびドレイン領域との接触抵抗の増大を招くことがある。しかし、本実施の形態にかかる製造方法では、第１エッチングにより凹部を形成した後、半導体層の表面を露出させる第２エッチングを前記半導体層と選択比が大きいエッチング液により行う。そのため、半導体層がエッチングの除去量を低減することができ、半導体層を貫通しないコンタクトホールを形成することができる。その結果、コンタクト層とソース領域およびドレイン領域との接触抵抗が小さく、信頼性の向上した半導体装置を提供することができる。

なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。

本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。

（２）本発明の半導体装置の製造方法において、
前記層間絶縁層の形成は、
第１絶縁層を形成すること、
前記第１絶縁層の上方に、該第１絶縁層と比してエッチング速度の低い材質からなる第２絶縁層を形成すること、を含むことができる。

この態様によれば、第１エッチングにより凹部を形成する際に、凹部の開口が必要以上に広がってしまうことを抑制することができる。これは、コンタクトホールに導電材を埋め込む際の埋め込み性を良好にするために、上端方向に向かって径が広がった形状（以下、「逆テーパ形状」ということもある。）の凹部を形成することがある。その場合に、微細化されている半導体装置では、径の広がりの程度によっては、隣接するコンタクトホール（凹部）とつながってしまうことがある。しかし、本態様によれば、少なくとも凹部の上端が形成される部分に層間絶縁層は、エッチング速度の低い材質である第２絶縁層を形成している。そのため、逆テーパ形状の広がりを抑制することができる。

（３）本発明の半導体装置の製造方法において、前記導電層は、アルミニウムまたはアルミニウムを含む合金層であることができる。

（４）本発明の半導体装置の製造方法において、前記第１エッチングは、等方性のエッチングを行うこと、を含むことができる。

この態様によれば、逆テーパ形状の凹部を良好に形成することができる。

（５）本発明の半導体装置の製造方法において、前記第１エッチングは、等方性のエッチングを行った後に、異方性のエッチングを行うこと、を含むことができる。

この態様によれば、一般に異方性のエッチングは、等方性のエッチングと比してその深さ方向に対する除去速度が大きいため、アスペクト比の高いコンタクトを形成できるとともに、処理時間を短縮することができ、かつ、逆テーパ形状の凹部を形成することができる。

（６）本発明の半導体装置の製造方法において、前記絶縁ゲート電界効果型トランジスタは、完全空乏型のトランジスタであることができる。

この態様によれば、低消費電力化が図られた半導体装置を製造することができる。

以下、本発明の実施の形態について、図１〜６を参照しつつ説明する。図１〜６は、本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図である。

（１）まず、図１に示すように、支持基板６の上に絶縁層８および半導体層１０が順次設けられたＳＯＩ基板を準備し、半導体層１０に絶縁ゲート電界効果型トランジスタ（以下、「ＭＯＳトランジスタ」という。）２０を形成する。
ＳＯＩ基板１０Ａとしては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。なお、図１に示す半導体層１０は、公知の素子分離方法（ＬＯＣＯＳ法、ＳＴＩ法、メサ型の素子分離法など）により、素子形成領域が画定された後の半導体層１０である。また、半導体層１０の膜厚は、たとえば、４０ｎｍ以上、７０ｎｍ以下である。

ＭＯＳトランジスタ２０は、図１に示すように、ゲート絶縁層２２と、ゲート絶縁層２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８とからなる。以下に、ＭＯＳトランジスタ２０の形成方法の一例を説明する。

ＭＯＳトランジスタ２０の形成では、まず、半導体層１０に、たとえば、熱酸化法によりゲート絶縁層２２を形成する。ついで、半導体層１０の全面に導電層（図示せず）を形成し、この導電層をパターニングすることで、ゲート電極２４が形成される。導電層としては、多結晶シリコン層などを例示することができる。ついで、ゲート電極２４を覆うように、半導体層１０の上に、絶縁層（図示せず）を形成する。ついで、絶縁層に異方性のエッチングを施すことで、ゲート電極２４の側面にサイドウォール２６を形成することができる。ついで、所定の導電型の不純物を公知のイオン注入法などにより半導体層１０に導入することで、不純物領域２８が形成される。不純物領域２８の形成では、不純物の導入の後に、拡散のための熱処理を施してもよい。以上の工程により、図１に示すように、半導体層１０にＭＯＳトランジスタ２０を形成することができる。

また、図１には、サイドウォール２６を有するＭＯＳトランジスタ２０を示したが、これに限定されない。また、図１には、サイドウォール２６の下に、ＬＤＤ領域またはエクステンション領域が設けられていない場合を示しているが、これに限定されず、設けられていてもよい。

（２）次に、図２に示すように、ＭＯＳトランジスタ２０を覆うように、第１絶縁層３２を形成する。第１絶縁層３２は、層間絶縁層３０の一部となる。第１絶縁層３２としては、たとえば、酸化膜（酸化シリコン膜など）、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜などを挙げることができる。第１絶縁層３２の形成方法としては、公知のＣＶＤ法などにより形成することができる。

（３）次に、図３に示すように、第１絶縁層３２の上に、第２絶縁層３４を形成する。第２絶縁層３４としては、上述の第１絶縁層３２と同様の材質を用いることができるが、第１絶縁層３２と比して、エッチング速度の小さい材質を用いることが好ましい。第１絶縁層３２として例示した材質の他には、窒化膜（窒化シリコン膜など）を好適に用いることができる。この工程により、第１絶縁層３２および第２絶縁層３４とからなる層間絶縁膜３０が形成される。第１絶縁層３２および第２絶縁層３４の膜厚については、特に制限はないが、第２絶縁層３４として窒化膜を用い、第１絶縁層３２として酸化膜を用いる場合には、第１絶縁層３２の膜厚の方が厚いことが好ましい。窒化膜は、ストレスの強い膜であるが第１絶縁層３２がストレスを緩和する役割を果たし、ＭＯＳトランジスタ２０の抵抗の増大などを抑制することができるためである。

（４）次に、図４に示すように、層間絶縁層３０の上に、マスク層５０を形成する。マスク層５０は、不純物領域２８に接続されるコンタクト層のためのコンタクトホールを形成するためのマスクである。そのため、コンタクトホールが形成される領域の上方に開口を有している。マスク層としては、公知の材料を用いることができ、たとえば、レジスト層を用いることができる。

ついで、図４に示すように、層間絶縁層３０に凹部３６ａを形成する。凹部３６ａは、後の工程でさらにエッチングされ、コンタクトホールとなる。凹部３６ａは、その底面において、半導体層１０の表面が露出することのないように形成される必要がある。凹部３６ａを形成するためのエッチング（「第１エッチング」に相当する。）は、公知のドライエッチングやウエットエッチングにより行うことができる。ドライエッチングにより、凹部３６ａを形成する場合は、ウエットエッチングのみで凹部を形成する場合と比して、アスペクト比の高いコンタクトを形成できるとともに、処理時間を短縮できるという利点がある。また、ウエットエッチングにより凹部３６ａを形成する場合には、逆テーパ形状の凹部３６ａを形成することができるという利点がある。これは、ウエットエッチングでは、マスク層５０の下にまでエッチング液が入り込むことがあるためである。

また、より好ましくは、ウエットエッチングを行った後にドライエッチングを行い、凹部３６ａを形成する。この場合には、最初にウエットエッチングを行うことで、適度な径の広がりをもつ逆テーパ形状を有する凹部３６ａを短い処理時間で形成することができるためである。なお、図４には、ウエットエッチングとドライエッチングを行うことで形成された凹部３６ａを示す。さらに、本実施の形態にかかる製造方法では、層間絶縁層３０の上部には、エッチング速度の遅い第２絶縁層３４が設けられているため、ウエットエッチングを行った際、上端方向への径の広がりを抑制することができる。そのため、隣接する凹部３６ａ同士（特に上端の広がり部分）が、連続してしまうということを抑制することができる。隣接する凹部３６ａが連続してしまった場合、マスク層５０を支える部材がなくなってしまうこととなる。そのため、コンタクトホールの形成を終える前に、マスク層５０が剥がれてしまうこととなり、コンタクトホールを形成することができなくなってしまう。しかし、本実施の形態にかかる製造方法によれば、第２絶縁層は、エッチングレートが低い材質であるために、このような問題を抑制することができるのである。

また、本実施の形態にかかる製造方法では、凹部３６ａが第２絶縁層３４と第１絶縁層３２を除去して形成されているが、本発明は、これに限定されない。凹部３６ａの底面が半導体層１０に到達しない限り、第２絶縁層３４のみを除去して形成されていてもよい。

（５）次に、図５に示すように、第２エッチングを行うことで凹部３６ａの底部を半導体層１０が露出するまでエッチングし、層間絶縁層３０にコンタクトホール３６を形成する。この第２エッチングは、ウエットエッチングにより行われる。このウエットエッチングでは、半導体層１０と第１絶縁層３２とで選択比の大きいエッチング液を用いることが好ましい。これにより、半導体層１０を貫通することを抑制できる。また、ウエットエッチングを行うことで、半導体層１０へのダメージを低減することができる。

（６）次に、図６に示すように、コンタクトホール３６に導電材を埋め込むことで、コンタクト層３８を形成する。導電材としては、たとえば、アルミニウム、アルミニウム合金層などを用いることができる。アルミニウムまたはアルミニウム合金層を用いる場合には、逆テーパ形状を有するコンタクトホール３６が形成されているため、良好に埋め込むことができる。そのため、ボイドの発生が抑制され、低抵抗で信頼性の高いコンタクト層３８を形成することができる。導電材としては、上述の他に、公知のタングステン、タンタル、タングステン、銅なども用いることができる。

ついで、コンタクト層３８の上に、所定のパターンを有する配線層４０を形成する。配線層４０は、公知の形成方法により形成することができる。

以上の工程により、本実施の形態にかかる半導体装置を製造することができる。

本実施の形態にかかる半導体装置の製造方法による利点は、下記の通りである。

第１に、本実施の形態にかかる半導体装置の製造方法によれば、コンタクトホール３６の形成を条件の異なる第１エッチングと第２エッチングを組み合わせて行うことで、半導体層１０を貫通することのないコンタクトホール３６を形成することができる。特に、半導体層１０が薄膜化されている半導体装置では、コンタクトホール３６が半導体層１０を貫通し、絶縁層８にまで到達してしまうことも考えられる。この場合には、コンタクト層３８の抵抗が高くなってしまい、特性の劣化が懸念されるが、本実施の形態によれば、薄膜化された半導体層１０であっても、上記問題の発生を抑制することができる。

第２に、本実施の形態にかかる製造方法は、層間絶縁層３０として、第１絶縁層３２と、その上に設けられた第２絶縁層３４とからなる積層膜を形成している。そのため、上述したように、凹部３６ａの逆テーパ形状の広がりを抑制することができ、マスク層５０の膜剥がれを抑制することができる。その結果、良好な形状を有するコンタクトホールを形成することができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。

符号の説明

６…支持基板、 ８…絶縁層、 １０…半導体層、 ２０…絶縁ゲート電界効果型トランジスタ、 ２２…ゲート絶縁層、 ２４…ゲート電極、 ２６…サイドウォール、 ２８…不純物領域、 ３０…層間絶縁層、 ３２…第１絶縁層、 ３４…第２絶縁層、 ３６ａ…凹部、 ３６…コンタクトホール、 ３８…導電層、 ４０…配線層、 ５０…マスク層

Claims (6)

1. 絶縁層の上に設けられた半導体層を準備すること、
   前記半導体層に絶縁ゲート電界効果型トランジスタを形成すること、
   前記絶縁ゲート電界効果型トランジスタを覆う層間絶縁層を形成すること、
   前記層間絶縁層に、前記ゲート電界効果型トランジスタのソース領域またはドレイン領域となる不純物領域と接続されるコンタクト層を形成すること、を含み、
   前記コンタクト層の形成は、
   前記層間絶縁層の上方に、所定のパターンのマスク層を形成すること、
   前記マスク層を用いて第１エッチングを行い、前記不純物領域の表面が露出しないような凹部を形成した後、該不純物領域の表面が露出するまで等方性エッチングである第２エッチングを行うことでコンタクトホールを形成すること、
   前記コンタクトホールに導電層を埋め込むこと、を含む、半導体装置の製造方法。
2. 請求項１において、
   前記層間絶縁層の形成は、
   第１絶縁層を形成すること、
   前記第１絶縁層の上方に、該第１絶縁層と比してエッチング速度の低い材質からなる第２絶縁層を形成すること、を含む、半導体装置の製造方法。
3. 請求項１または２において、
   前記導電層は、アルミニウムまたはアルミニウムを含む合金層である、半導体装置の製造方法。
4. 請求項１ないし３のいずれかにおいて、
   前記第１エッチングは、等方性のエッチングを行うこと、を含む、半導体装置の製造方法。
5. 請求項１ないし３のいずれかにおいて、
   前記第１エッチングは、等方性のエッチングを行った後に、異方性のエッチングを行うこと、を含む、半導体装置の製造方法。
6. 請求項１ないし５のいずれかにおいて、
   前記絶縁ゲート電界効果型トランジスタは、完全空乏型のトランジスタである、半導体装置の製造方法。

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