CN116364766A - 半导体器件的制备方法、半导体器件和电子设备 - Google Patents
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Abstract
本申请公开了一种半导体器件的制备方法、半导体器件和电子设备，属于半导体器件技术领域。该方法包括：制备金属氧化物半导体场效应管结构，金属氧化物半导体场效应管结构包括栅极结构；在金属氧化物半导体场效应管结构上涂覆光刻胶；对光刻胶进行曝光显影处理，在栅极结构位置处形成开口；在开口处镀覆氮化硅层；在金属氧化物半导体场效应管结构和氮化硅层上镀覆钝化层，钝化层和氮化硅层的刻蚀比不同；在钝化层和氮化硅层上刻蚀出源极结构位置；在源极结构位置制备源极结构，源极结构自对准接触金属氧化物半导体场效应管结构和氮化硅层，得到半导体器件。该方法可以防止接触短路，还可以增大接触面积，减小电阻，降低导通损耗。
Description
技术领域
本申请属于半导体器件技术领域，尤其涉及一种半导体器件的制备方法、半导体器件和电子设备。
背景技术
随着半导体工艺制程的不断提高，元胞节距(cell pitch)越来越小，源极、漏极与栅极之间的间距也越来越小，可能在金属互联工艺中发生接触(contact)的失配(mismatch)，进而造成短路。
但由于半导体器件的导通损耗与其电阻息息相关，为减小导通损耗，需要降低电阻。接触电阻是半导体器件电阻的主要来源，在半导体制备工艺中需要将接触面积做大，以减少接触电阻，但接触面积的增大，会带来更大的短路风险。
目前，亟需一种既能增大接触面积，以减小电阻，降低导通损耗，又可以有效防止器件短路的器件制备方法。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种半导体器件的制备方法、半导体器件和电子设备，既能增大接触面积，以减小电阻，降低导通损耗，又可以有效防止器件短路。
第一方面，本申请提供了一种半导体器件的制备方法，包括：
制备金属氧化物半导体场效应管结构，所述金属氧化物半导体场效应管结构包括栅极结构；
在所述金属氧化物半导体场效应管结构上涂覆光刻胶；
对所述光刻胶进行曝光显影处理，在所述栅极结构位置处形成开口；
在所述开口处镀覆氮化硅层；
在所述金属氧化物半导体场效应管结构和所述氮化硅层上镀覆钝化层，所述钝化层和所述氮化硅层的刻蚀比不同；
在所述钝化层和所述氮化硅层上刻蚀出源极结构位置；
在所述源极结构位置制备源极结构，所述源极结构自对准接触所述金属氧化物半导体场效应管结构和所述氮化硅层，得到半导体器件。
根据本申请的半导体器件的制备方法，通过自对准接触工艺，即能在元胞节距变小时，防止源极结构和栅极结构接触短路，还可以通过氮化硅层和钝化层刻蚀比的不同，增大源极结构的接触面积，减小电阻，降低半导体器件的导通损耗。
根据本申请的一个实施例，所述金属氧化物半导体场效应管结构包括P+区和N+区，所述在所述钝化层和所述氮化硅层上刻蚀出源极结构位置，包括：
刻蚀所述P+区和所述N+区上方的所述钝化层，并刻蚀所述氮化硅层的部分上层，得到所述源极结构位置。
根据本申请的一个实施例，所述刻蚀所述氮化硅层的部分上层，包括：
刻蚀与所述N+区或P+区接触的所述氮化硅层的部分上层。
根据本申请的一个实施例，所述刻蚀所述氮化硅层的部分上层，包括：
刻蚀所述栅极结构对应的所述氮化硅层的部分上层。
根据本申请的一个实施例，所述半导体器件为U型金属氧化物半导体场效应管。
根据本申请的一个实施例，所述在所述开口处镀覆氮化硅层之后，所述在所述金属氧化物半导体场效应管结构和所述氮化硅层上镀覆钝化层之前，所述方法还包括：
去除所述光刻胶。
第二方面，本申请提供了一种半导体器件，该半导体器件为通过上述第一方面所述半导体器件的制备方法制备得到的。
根据本申请的半导体器件，通过自对准接触工艺，即能在元胞节距变小时，防止源极结构和栅极结构接触短路，还可以通过氮化硅层和钝化层刻蚀比的不同，增大源极结构的接触面积，减小电阻，降低半导体器件的导通损耗。
根据本申请的一个实施例，所述半导体器件为U型金属氧化物半导体场效应管。
根据本申请的一个实施例，所述半导体器件的源极结构位于所述半导体器件的栅极结构的上方，所述源极结构和所述栅极结构之间间隔有所述半导体器件的氮化硅层。
第三方面，本申请提供了一种电子设备，该电子设备包括：
如上述第二方面所述的半导体器件。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请实施例提供的半导体器件的制备方法的流程示意图；
图2是本申请实施例提供的半导体器件的布局示意图之一；
图3是本申请实施例提供的半导体器件的布局示意图之二；
图4是本申请实施例提供的半导体器件的中间结构示意图之一；
图5是本申请实施例提供的半导体器件的中间结构示意图之二；
图6是本申请实施例提供的半导体器件的中间结构示意图之三；
图7是本申请实施例提供的半导体器件的中间结构示意图之四；
图8是本申请实施例提供的半导体器件的结构示意图。
附图标记：
栅极结构210，栅极层211，栅氧层212，源极结构220，漏极结构230，N-区310，P区320，P+区330，N+区340，氮化硅层350，钝化层360，光刻胶400。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
下面参考图1-图8描述根据本申请实施例的半导体器件的制备方法、半导体器件和电子设备。
本申请实施例的半导体器件的制备方法所制备的半导体器件既能增大接触面积，以减小电阻，降低导通损耗，又可以有效防止器件短路。
本申请实施例中，半导体器件的制备方法所制备的半导体器件可以为金属氧化物半导体场效应晶体管。
其中，金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，简称金氧半场效应晶体管，是一种可以广泛使用在模拟电路与数字电路的场效应晶体管。
金属氧化物半导体场效应管依照其沟道极性的不同，可分为电子占多数的N沟道型与空穴占多数的P沟道型，通常被称为N型金氧半场效晶体管(NMOSFET)与P型金氧半场效晶体管(PMOSFET)。
如图1所示，本申请实施例提供的半导体器件的制备方法包括步骤110至步骤170。
步骤110、制备金属氧化物半导体场效应管结构。
在该步骤中，可以根据半导体器件的常规制备方法，制备金属氧化物半导体场效应管结构。
金属氧化物半导体场效应管结构是半导体器件的基体结构，金属氧化物半导体场效应管结构包括栅极结构210，在该步骤中，金属氧化物半导体场效应管结构上还没有源极结构220。
下面介绍一个制备金属氧化物半导体场效应管结构的具体实施例。
在衬底上注入N-区310，并在N-区310上方制备P区320，在P区320上方注入P+区330和N+区340，在P区320、P+区330和N+区340的位置挖出栅极对应的位置，并在栅极对应的位置制备栅极结构210，极结构可以包括栅极层211和栅氧层212。
在该实施例中，如图4所示，栅极结构210可以为U型结构，相应制备的金属氧化物半导体场效应管结构可以为U型金属氧化物半导体场效应管的基础结构。
在实际执行中，金属氧化物半导体场效应管结构可以包括N-区310底部的漏极结构230。
步骤120、在金属氧化物半导体场效应管结构上涂覆光刻胶400。
其中，光刻胶400(Photoresist)又称光致抗蚀剂，是指通过紫外光、电子束、离子束、X射线等的照射或辐射，其溶解度发生变化的耐蚀剂刻薄膜材料。
在光刻工艺过程中，用作抗腐蚀涂层材料，半导体材料在表面加工时，若采用适当的有选择性的光刻胶400，可在表面上得到所需的图像。
在实际执行中，光刻胶400按其形成的图像分类有正性、负性两大类，在光刻胶400工艺过程中，涂层曝光、显影后，曝光部分被溶解，未曝光部分留下来，该涂层材料为正性光刻胶；如果曝光部分被保留下来，而未曝光被溶解，该涂层材料为负性光刻胶。
在该步骤中，在金属氧化物半导体场效应管结构上涂覆光刻胶400，即在金属氧化物半导体场效应管结构上栅极结构210所在的表面涂覆光刻胶400，通过光刻胶400的光刻工艺可以在金属氧化物半导体场效应管结构的表面得到需要的图案。
例如，如图5所示，在金属氧化物半导体场效应管结构的表面涂覆光刻胶400，可以在栅极结构210、P+区330和N+区340所在的表面得到需要的图案。
步骤130、对光刻胶400进行曝光显影处理，在栅极结构210位置处形成开口。
在该实施例中，当光刻胶400为正性光刻胶时，对光刻胶400进行曝光显影处理，是对栅极结构210位置处进行曝光显影处理，以使曝光部分被溶解，在栅极结构210位置处形成开口。
当光刻胶400为负性光刻胶时，对光刻胶400进行曝光显影处理，是对栅极结构210位置处以外的进行曝光显影处理，以使未曝光部分被溶解，在栅极结构210位置处形成开口。
可以理解的是，在栅极结构210位置处形成开口，从金属氧化物半导体场效应管结构的厚度方向上来看，开口位于栅极结构210的上方。
需要说明的是，对光刻胶400进行曝光显影处理，其目的为在栅极结构210位置处形成开口，便于在开口处进行镀覆或沉积等操作，对光刻胶400的曝光处理不会影响栅极结构210。
步骤140、在开口处镀覆氮化硅层350。
氮化硅是一种无机物，化学式为Si3N4，是一种重要的结构陶瓷材料，硬度大，本身具有润滑性，并且耐磨损，为原子晶体，高温时抗氧化，还能抵抗冷热冲击。
在该步骤中，在栅极结构210的上方的开口处镀覆氮化硅层350，可以通过低压化学气相沉积技术或等离子体增强化学气相沉积技术实现。
其中，低压化学气相沉积技术是在相对较高的温度下利用垂直或水平管式炉进行；等离子体增强化学气相沉积技术是在温度相对较低的真空条件下进行。
从金属氧化物半导体场效应管结构的厚度方向上来看，开口位于栅极结构210的上方，氮化硅层350相应覆盖于金属氧化物半导体场效应管结构的栅极结构210的上方。
例如，如图6所示，氮化硅层350覆盖于金属氧化物半导体场效应管结构的栅极结构210的上方，氮化硅层350可以部分覆盖于栅极结构210邻近的P+区330或N+区340。
步骤150、在金属氧化物半导体场效应管结构和氮化硅层350上镀覆钝化层360。
在该实施例中，在金属氧化物半导体场效应管结构和氮化硅层350上镀覆钝化层360，钝化层360覆盖金属氧化物半导体场效应管结构的上表面，钝化层360将栅极结构210上的氮化硅层350完全覆盖。
例如，如图7所示，氮化硅层350覆盖于金属氧化物半导体场效应管结构的栅极结构210的上方，镀覆氮化硅层350后，镀覆钝化层360，钝化层360覆盖金属氧化物半导体场效应管结构和氮化硅层350。
需要说明的是，氮化硅层350和钝化层360是刻蚀比不同的结构，同一刻蚀条件氮化硅层350与钝化层360的刻蚀速率不同。
步骤160、在钝化层360和氮化硅层350上刻蚀出源极结构220位置。
在该实施例中，氮化硅层350和钝化层360的刻蚀比不同，钝化层360的刻蚀速率较快，氮化硅层350的刻蚀速率较慢。
在钝化层360和氮化硅层350上刻蚀出源极结构220位置，刻蚀钝化层360，可以增大金属氧化物半导体场效应管结构表面的源极结构220位置的面积，氮化硅层350在表面的钝化层360刻蚀后才开始缓慢刻蚀，可以防止后续制备的源极结构220接触栅极结构210。
步骤170、在源极结构220位置制备源极结构220，源极结构220自对准接触金属氧化物半导体场效应管结构和氮化硅层350，得到半导体器件。
自对准接触(self-aligned contact，SAC)在栅极结构210上方添加一层保护性的氮化硅层350，氮化硅层350位于栅极结构210和源极结构220之间，氮化硅层350可以将栅极结构210和源极结构220隔绝开来，防止半导体器件的栅极结构210和源极结构220接触短路。
在该实施例中，刻蚀钝化层360和氮化硅层350时，可以充分利用栅极结构210上方的空间，增大源极结构220位置的空间大小，进而增大源极结构220的接触面积，从而减小接触电阻，降低导通损耗。
例如，如图8所示，在源极结构220位置制备源极结构220，源极结构220的接触面积大大增加，可以有效减小接触电阻，降低导通损耗。
图2和图3所示为本申请实施例提供的半导体器件的布局示意图的示例，如图2所示，六边形为栅极结构210对应的区域，其余部分为源极结构220对应的区域。
如图7所示，在栅极结构210上镀上一层氮化硅，并在金属氧化物半导体场效应管结构镀上一层钝化层360，通过刻蚀不同刻蚀比的氮化硅层350和钝化层360，在栅极结构210上既可以防止源极结构220和栅极结构210短路，也可以增大源极结构220的接触面积，从而减小接触电阻，降低导通损耗。
当完成源极结构220的自对准接触时，如图3所示，六边形的区域面积减少，栅极结构210上方的空间就可以被源极结构220的接触充分利用，可以减小接触电阻，降低导通损耗。
以半导体器件为U型金属氧化物半导体场效应管为例，介绍半导体器件制备的具体实施例。
步骤一、通过常规的金属氧化物半导体场效应管制备工艺，制作U型金属氧化物半导体场效应管对应的金属氧化物半导体场效应管结构。
如图4所示，金属氧化物半导体场效应管结构的栅极结构210的形状与英文字母“U”相似。
步骤二、涂覆光刻胶400和曝光显影处理。
如图5所示，在金属氧化物半导体场效应管结构的表面涂覆光刻胶400。
在该实施例中，在金属氧化物半导体场效应管结构的栅极结构210位置进行曝光显影处理，在栅极结构210位置处形成开口。
步骤三、镀覆氮化硅层350。
在该实施例中，在开口处镀覆氮化硅层350，氮化硅层350的硬度较大。
如图6所示，氮化硅层350覆盖于金属氧化物半导体场效应管结构的栅极结构210的上方，氮化硅层350可以部分覆盖于栅极结构210邻近的P+区330或N+区340。
步骤四、镀覆钝化层360。
如图7所示，在金属氧化物半导体场效应管结构上镀覆钝化层360，钝化层360覆盖金属氧化物半导体场效应管结构和氮化硅层350。
步骤五、制作源极接触。
氮化硅与钝化层360的刻蚀比不同，充分利用栅极结构210上方的空间增大源极结构220的接触面积，以减少导通损耗。
在该实施例中，在钝化层360和氮化硅层350上刻蚀出源极结构220位置，在源极结构220位置制备源极结构220，源极结构220自对准接触金属氧化物半导体场效应管结构和氮化硅层350，得到半导体器件。
如图8所示，在源极结构220位置制备源极结构220，源极结构220的接触面积大大增加，可以有效减小接触电阻，降低导通损耗。
根据本申请实施例提供的半导体器件的制备方法，通过自对准接触工艺，即能在元胞节距变小时，防止源极结构220和栅极结构210接触短路，还可以通过氮化硅层350和钝化层360刻蚀比的不同，增大源极结构220的接触面积，减小电阻，降低半导体器件的导通损耗。
在一些实施例中，金属氧化物半导体场效应管结构包括P+区330和N+区340，步骤160、在钝化层360和氮化硅层350上刻蚀出源极结构220位置，包括：
刻蚀P+区330和N+区340上方的钝化层360，并刻蚀氮化硅层350的部分上层，得到源极结构220位置。
如图7所示，金属氧化物半导体场效应管结构还可以包括N-区310和P区320，P区320位于N-区310上方，P+区330和N+区340位于P区320上方，栅极结构210位于P区320、P+区330和N+区340内。
在该实施例中，对于P+区330和N+区340上方的位置，可以将钝化层360完全刻蚀，对于栅极结构210上方的位置，将钝化层360完全刻蚀后，再将氮化硅层350的部分上层刻蚀掉，得到的源极结构220位置，可以有效增加源极结构220的接触面积，减小接触电阻，降低导通损耗。
可以理解的是，钝化层360和氮化硅层350的刻蚀比不同，采用同一刻蚀条件，可以将P+区330和N+区340上方的钝化层360完全刻蚀的同时，只刻蚀掉栅极结构210上方的氮化硅层350的部分上层。
在一些实施例中，刻蚀氮化硅层350的部分上层，包括：
刻蚀与N+区340或P+区330接触的氮化硅层350的部分上层。
在该实施例中，刻蚀氮化硅层350的部分上层，可以刻蚀氮化硅层350与金属氧化物半导体场效应管结构的N+区340或P+区330接触的部分的上层结构。
如图8所示，对于位于左侧的氮化硅层350，氮化硅层350与N+区340接触的部分上层被刻蚀；对于位于右侧的氮化硅层350，氮化硅层350与N+区340和P+区330接触的部分上层被刻蚀。
需要说明的是，在刻蚀氮化硅层350的部分上层时，可以将刻蚀氮化硅层350的部分上层刻蚀为斜面，进一步增加源极结构220的接触面积。
在该实施例中，刻蚀与N+区340或P+区330接触的氮化硅层350的部分上层，氮化硅层350的两端具有斜面，氮化硅层350呈现中间厚两边薄的形态，可以在保证最大限度增加源极结构220的接触面积的前提下，防止源极结构220和栅极结构210接触短路。
在一些实施例中，刻蚀氮化硅层350的部分上层，包括：
刻蚀栅极结构210对应的氮化硅层350的部分上层。
在该实施例中，刻蚀氮化硅层350的部分上层，可以刻蚀金属氧化物半导体场效应管结构的栅极结构210上方的氮化硅层350，增加源极结构220的接触面积。
在一些实施例中，半导体器件为U型金属氧化物半导体场效应管。
在该实施例中，半导体器件为U型金属氧化物半导体场效应管(U-groove-Metal-Oxide-silicontransistors，UMOS)，栅极结构210与英文字母“U”相似。
U型金属氧化物半导体场效应管，也称为U形沟槽金属氧化物半导体场效应晶体管，是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的金属氧化物半导体场效应管相比还能够节省大约40％的面积。
在一些实施例中，在步骤140、在开口处镀覆氮化硅层350之后，在步骤150、在金属氧化物半导体场效应管结构和氮化硅层350上镀覆钝化层360之前，半导体器件的制备方法还包括：去除光刻胶400。
在该实施例中，可以通过湿法去胶剥离金属氧化物半导体场效应管结构上残留的光刻胶400，也可以通过干法刻蚀去除金属氧化物半导体场效应管结构上残留的光刻胶400。
本申请实施例还提供一种半导体器件。
需要说明的是，本申请实施例提供的半导体器件是通过上述半导体器件的制备方法制备得到的。
在该实施例中，半导体器件可以为金属氧化物半导体场效应晶体管。
其中，金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，简称金氧半场效应晶体管，是一种可以广泛使用在模拟电路与数字电路的场效应晶体管。
金属氧化物半导体场效应管依照其沟道极性的不同，可分为电子占多数的N沟道型与空穴占多数的P沟道型，通常被称为N型金氧半场效晶体管(NMOSFET)与P型金氧半场效晶体管(PMOSFET)。
根据本申请实施例提供的半导体器件，通过自对准接触工艺，即能在元胞节距变小时，防止源极结构220和栅极结构210接触短路，还可以通过氮化硅层350和钝化层360刻蚀比的不同，增大源极结构220的接触面积，减小电阻，降低半导体器件的导通损耗。
在一些实施例中，半导体器件为U型金属氧化物半导体场效应管。
半导体器件为U型金属氧化物半导体场效应管(U-groove-Metal-Oxide-silicontransistors，UMOS)，半导体器件的栅极结构210与英文字母“U”相似。
U型金属氧化物半导体场效应管，也称为U形沟槽金属氧化物半导体场效应晶体管，是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的金属氧化物半导体场效应管相比还能够节省大约40％的面积。
下面介绍U型金属氧化物半导体场效应管为例的具体制备流程。
步骤一、通过常规的金属氧化物半导体场效应管制备工艺，制作U型金属氧化物半导体场效应管对应的金属氧化物半导体场效应管结构。
如图4所示，金属氧化物半导体场效应管结构的栅极结构210的形状与英文字母“U”相似。
步骤二、涂覆光刻胶400和曝光显影处理。
如图5所示，在金属氧化物半导体场效应管结构的表面涂覆光刻胶400。
在该实施例中，在金属氧化物半导体场效应管结构的栅极结构210位置进行曝光显影处理，在栅极结构210位置处形成开口。
步骤三、镀覆氮化硅层350。
在该实施例中，在开口处镀覆氮化硅层350，氮化硅层350的硬度较大。
如图6所示，氮化硅层350覆盖于金属氧化物半导体场效应管结构的栅极结构210的上方，氮化硅层350可以部分覆盖于栅极结构210邻近的P+区330或N+区340。
步骤四、镀覆钝化层360。
如图7所示，在金属氧化物半导体场效应管结构上镀覆钝化层360，钝化层360覆盖金属氧化物半导体场效应管结构和氮化硅层350。
步骤五、制作源极接触。
氮化硅与钝化层360的刻蚀比不同，充分利用栅极结构210上方的空间增大源极结构220的接触面积，以减少导通损耗。
在该实施例中，在钝化层360和氮化硅层350上刻蚀出源极结构220位置，在源极结构220位置制备源极结构220，源极结构220自对准接触金属氧化物半导体场效应管结构和氮化硅层350，得到半导体器件。
如图8所示，在源极结构220位置制备源极结构220，源极结构220的接触面积大大增加，可以有效减小接触电阻，降低导通损耗。
在一些实施例中，半导体器件的源极结构220位于半导体器件的栅极结构210的上方，源极结构220和栅极结构210之间间隔有半导体器件的氮化硅层350。
在该实施例中，源极结构220位于栅极结构210的上方，充分利用栅极结构210上方的空间，增大源极结构220的接触面积，减小接触电阻，降低导通损耗。
源极结构220和栅极结构210之间间隔有半导体器件的氮化硅层350，可以有效防止源极结构220和栅极结构210短路。
如图8所示，氮化硅层350的两端具有斜面，氮化硅层350呈现中间厚两边薄的形态，使得源极结构220可以位于栅极结构210的上方，保证最大限度增加源极结构220的接触面积的前提下，防止源极结构220和栅极结构210接触短路。
本申请实施例还提供一种电子设备，该电子设备包括上述实施例提供的半导体器件。
该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的半导体器件的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请的描述中，需要理解的是，术语“厚度”、“上”、“下”、“左”、“右”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，“第一特征”、“第二特征”可以包括一个或者更多个该特征。
在本申请的描述中，“多个”的含义是两个或两个以上。
在本申请的描述中，第一特征在第二特征“之上”或“之下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。
在本申请的描述中，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
制备金属氧化物半导体场效应管结构，所述金属氧化物半导体场效应管结构包括栅极结构；
在所述金属氧化物半导体场效应管结构上涂覆光刻胶；
对所述光刻胶进行曝光显影处理，在所述栅极结构位置处形成开口；
在所述开口处镀覆氮化硅层；
在所述金属氧化物半导体场效应管结构和所述氮化硅层上镀覆钝化层，所述钝化层和所述氮化硅层的刻蚀比不同；
在所述钝化层和所述氮化硅层上刻蚀出源极结构位置；
在所述源极结构位置制备源极结构，所述源极结构自对准接触所述金属氧化物半导体场效应管结构和所述氮化硅层，得到半导体器件。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述金属氧化物半导体场效应管结构包括P+区和N+区，所述在所述钝化层和所述氮化硅层上刻蚀出源极结构位置，包括：
刻蚀所述P+区和所述N+区上方的所述钝化层，并刻蚀所述氮化硅层的部分上层，得到所述源极结构位置。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述刻蚀所述氮化硅层的部分上层，包括：
刻蚀与所述N+区或P+区接触的所述氮化硅层的部分上层。
4.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述刻蚀所述氮化硅层的部分上层，包括：
刻蚀所述栅极结构对应的所述氮化硅层的部分上层。
5.根据权利要求1-4任一项所述的半导体器件的制备方法，其特征在于，所述半导体器件为U型金属氧化物半导体场效应管。
6.根据权利要求1-4任一项所述的半导体器件的制备方法，其特征在于，所述在所述开口处镀覆氮化硅层之后，所述在所述金属氧化物半导体场效应管结构和所述氮化硅层上镀覆钝化层之前，所述方法还包括：
去除所述光刻胶。
7.一种半导体器件，其特征在于，半导体器件为通过权利要求1-6任一项所述半导体器件的制备方法制备得到的。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述半导体器件为U型金属氧化物半导体场效应管。
9.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述半导体器件的源极结构位于所述半导体器件的栅极结构的上方，所述源极结构和所述栅极结构之间间隔有所述半导体器件的氮化硅层。
10.一种电子设备，其特征在于，包括：
如权利要求7-9任一项所述的半导体器件。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823093A (ja) * | 1994-07-08 | 1996-01-23 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| KR20050122902A (ko) * | 2004-06-25 | 2005-12-29 | 삼성에스디아이 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2006261522A (ja) * | 2005-03-18 | 2006-09-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| US20060273380A1 (en) * | 2005-06-06 | 2006-12-07 | M-Mos Sdn.Bhd. | Source contact and metal scheme for high density trench MOSFET |
| KR20090070789A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN102867825A (zh) * | 2005-04-06 | 2013-01-09 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| WO2015044749A1 (en) * | 2013-09-30 | 2015-04-02 | Toyota Jidosha Kabushiki Kaisha | Forming method for fine-width trench and semiconductor device |
| US20200303264A1 (en) * | 2019-03-22 | 2020-09-24 | International Business Machines Corporation | Middle-of-line contacts with varying contact area providing reduced contact resistance |
-
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823093A (ja) * | 1994-07-08 | 1996-01-23 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| KR20050122902A (ko) * | 2004-06-25 | 2005-12-29 | 삼성에스디아이 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2006261522A (ja) * | 2005-03-18 | 2006-09-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| CN102867825A (zh) * | 2005-04-06 | 2013-01-09 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| US20060273380A1 (en) * | 2005-06-06 | 2006-12-07 | M-Mos Sdn.Bhd. | Source contact and metal scheme for high density trench MOSFET |
| KR20090070789A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| WO2015044749A1 (en) * | 2013-09-30 | 2015-04-02 | Toyota Jidosha Kabushiki Kaisha | Forming method for fine-width trench and semiconductor device |
| US20200303264A1 (en) * | 2019-03-22 | 2020-09-24 | International Business Machines Corporation | Middle-of-line contacts with varying contact area providing reduced contact resistance |
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