KR100732744B1 - 반도체장치의 트랜지스터 제조방법 - Google Patents

반도체장치의 트랜지스터 제조방법 Download PDF

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Abstract

반도체장치의 트랜지스터 제조방법은, 반도체기판 상에 버퍼막을 형성하는 단계와, 버퍼막 상에 게이트 영역을 덮는 제1 감광막패턴을 형성하는 단계와, 반도체기판에 이온주입을 수행하여 소오스/드레인을 형성하는 단계와, 제1 감광막패턴을 덮도록 반도체기판 상에 절연막을 증착하는 단계와, 제1 감광막패턴의 상부가 노출되도록 절연막을 평탄화하는 단계와, 제1 감광막패턴을 제거하여 생긴 게이트 홀 하부에 게이트절연막을 형성하는 단계와, 게이트 홀을 매립하도록 게이트 도전막을 형성하는 단계와, 게이트도전막 상에 게이트 영역을 덮는 제2 감광막패턴을 형성하는 단계와, 제2 감광막패턴을 리플로우(reflow)시키는 단계와, 리플로우된 제2 감광막패턴을 마스크로 하여 게이트도전막을 식각함으로써 티(T)형 게이트를 형성하는 단계를 포함한다.
트랜지스터, 티형 게이트, 마스크, 돔형, 감광막, 면저항

Description

반도체장치의 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법에서 티형 게이트 제조 공정을 보여주는 공정 단면도들이다.
삭제
도 2a 내지 도 2g는 본 발명의 일실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 버퍼산화막
30 : 제 1감광막 40 : LDD 영역
50 : 절연막 60 : 게이트 홀
70 : 게이트물질 80 : 하드마스크
90 : 제 2감광막 100 : 티형 게이트
110: 소오스/드레인
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 레이아웃의 변경없이 게이트를 T형으로 형성하여 트랜지스터의 고성능과 안정성을 확보할 수 있도록 한 반도체장치의 트랜지스터 제조방법에 관한 것이다.
반도체장치의 제조에 있어서, 디자인룰이 축소됨에 따라 게이트의 폭도 작아지게 되어 게이트 저항이 현저히 커지게 되어 소자의 고성능화에 장애가 되고 있다.
이와 같이 게이트 저항을 줄이기 위한 방법으로 전기 전도도가 큰 새로운 물질의 도입으로 주로 금속에 대한 연구가 진행되고 있으나, 금속은 열신뢰성 확보측면에서 후속공정에 낮은 열공정을 요구하게 됨에 따라 현재의 열처리 공정에 많은 변화가 요구된다.
따라서 새로운 공정이나 장비의 도입이 필요한 결과를 초래하므로 추가 투자등의 이유로 생산단가가 상승하는 효과를 가져오게 된다.
이러한 문제점을 해결하기 위한 방법으로 기존의 게이트 물질을 그대로 사용하면서 현재의 열처리공정을 수정하지 않으면서 게이트 길이를 줄임으로써 이득의 향상을 꾀할 수 있고, 단면적을 넓힘으로써 전달되는 전력의 손실을 줄일 수 있는 티(T)자형 게이트 트랜지스터이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법에서 티형 게이트 제조 공정을 보여주는 공정 단면도들이다.
종래의 티형 게이트 제조 공정은 도 1a에 도시된 바와 같이, 기판(1)상에 감도가 다른 제 1, 제 2 감광막(2,3)을 차례로 형성하고, 전자빔 라이팅(E-Beam Writting) 기술을 이용하여 게이트 전극을 형성할 영역에 전자빔(E-beam)을 조사하면 제 1, 제 2 감광막(2,3)의 감도가 다르기 때문에 티형 게이트 전극이 증착될 수 있도록 공간(4)이 생성된다.
즉, 제 2 감광막(3)은 넓은 폭으로 패터닝되고, 제 1 감광막(2)은 좁은 폭으로 패터닝된다.
이어, 도 1b에 도시된 바와 같이, 공간(4)을 포함한 전면에 게이트 금속(5,6)을 증착한다.
이때, 패터닝된 제 1, 제 2 감광막(2,3)이 큰 단차를 갖기 때문에 공간(4)과 제 2 감광막(3) 위에서 불연속적으로 게이트 금속(5,6)이 형성된다.
그리고, 도 1c에 도시된 바와 같이 리프트-오프(lift-off) 공정으로 제 1, 제 2 감광막(2,3) 및 그 위에 형성된 게이트 금속(6)을 제거하여 티형 게이트 전극을 형성한다.
위와 같이 티형 게이트 전극을 형성한 경우 첫째, 완성된 티형 게이트 전극을 보면 게이트의 지붕 가운데 부분이 푹 패인 것을 알 수 있는데, 이러한 부분은 소자의주파수 특성에 악영향을 미치게 되는 문제점이 있으며, 둘째, 티형 게이트 전극의 제조를 위해 값이 비싼 전자빔 라이팅 기술을 사용하므로 제조 비용이 상승하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 레이아웃의 변경없이 게이트를 T형으로 형성하여 게이트의 물질변경이나 새로운 마스크 공정없이 게이트의 면적을 증가시키면서도 트랜지스터 전체의 크기에는 영향을 주지 않도록 하여 트랜지스터의 고성능과 안정성을 확보할 수 있도록 한 반도체장치의 트랜지스터 제조방법을 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은, 반도체기판 상에 버퍼막을 형성하는 단계와, 상기 버퍼막 상에, 게이트 영역을 덮는 제1 감광막패턴을 형성하는 단계와, 상기 반도체기판에 이온주입을 수행하여 소오스/드레인을 형성하는 단계와, 상기 제1 감광막패턴을 덮도록 상기 반도체기판 상에 절연막을 증착하는 단계와, 상기 제1 감광막패턴의 상부가 노출되도록 상기 절연막을 평탄화하는 단계와, 상기 제1 감광막패턴을 제거하여 생긴 게이트 홀 하부에 게이트절연막을 형성하는 단계와, 상기 게이트 홀을 매립하도록 게이트 도전막을 형성하는 단계와, 상기 게이트도전막 상에, 상기 게이트 영역을 덮는 제2 감광막패턴을 형성하는 단계와, 상기 제2 감광막패턴을 리플로우(reflow)시키는 단계와, 리플로우된 상기 제2 감광막패턴을 마스크로 하여 상기 게이트도전막을 식각함으로써 티(T)형 게이트를 형성하는 단계를 포함한다.
상기 절연막은 산화막, 질화막 또는 이들의 적층구조로 형성할 수 있다.
상기 게이트절연막을 형성하기 전에, 상기 게이트 홀을 통해 상기 반도체 기판에 채널이온주입을 실시할 수 있다.
상기 제2 감광막패턴은, 리플로우된 후 게이트도전막을 식각하는 공정에서 마스크 역할을 할 수 있을 정도로 두껍게 형성하는 것이 바람직하다.
상기 게이트전극을 형성하는 단계 후에, 상기 소오스/드레인보다 고농도로 불순물이온을 주입하여 LDD 구조의 소오스/드레인을 형성할 수 있다.
삭제
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
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도 2a 내지 도 2g는 본 발명의 실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 반도체기판(10) 상에 버퍼산화막(20)을 성장시킨 후 전면에 제1 감광막(30)을 도포하고 게이트마스크(미도시)를 통해 패터닝하여 게이트 영역에만 제1 감광막(30)이 남도록 한다.
그런 다음, 상기 반도체기판에 불순물을 저농도로 이온주입하여 저농도 소오스/드레인, 즉 LDD영역(40)을 형성한다.
도 2b를 참조하면, LDD영역(40)이 형성된 결과물 상에 상기 제1 감광막(30)이 덮이도록 절연막(50)을 증착한다.
이때 절연막(50)은 산화막, 질화막 또는 이들의 적층구조로 형성한다.
도 2c를 참조하면, 게이트 형태의 제1 감광막(30)의 상부가 노출되도록 절연막(50)을 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화한다.
도 2d를 참조하면, 상부가 노출된 제1 감광막(30)을 제거하여 생긴 게이트 홀(60)에 채널 이온주입을 실시한다.
도 2e를 참조하면, 게이트 홀 내부에 게이트산화막(72)을 형성하고, 게이트 도전물질(70)을 전면에 증착하여 게이트 홀을 매립한 다음, 게이트 도전물질에 대해 에치백이나 CMP 공정을 수행하여 평탄화한다.
그리고, 하드마스크(80)를 증착하고 제2 감광막(90)을 두껍게 도포한 후 게이트 마스크(미도시)를 이용하여 게이트 영역에만 제2 감광막(90)이 남도록 한다. 이때 제2 감광막(90)은 후속 하드마스크(80) 식각시 충분히 마스킹할 수 있을 정도로 두껍게 형성한다.
삭제
도 2f를 참조하면, 게이트 영역에만 남은 제2 감광막을 리플로우시켜 돔(dome) 형태(95)로 형성하여 크기를 크게 한다.
도 2g를 참조하면, 리플로우된 제2 감광막(도 2f의 95)을 마스크로 하여 하드마스크(80)를 식각하고 차례로 게이트 물질(70)과 절연막(50)을 식각하여 티(T) 형의 게이트(100)를 형성한다.
상기 제2 감광막을 제거한 후, 상기 반도체기판(10)에 불순물을 고농도로 이온주입하여 LDD 구조를 갖는 소오스/드레인(110)을 형성한다.
상기한 바와 같이 본 발명에 따르면, 게이트 패터닝을 위하여 감광막 패턴을 형성하고 이를 리플로우시켜 그 크기를 크게 한 다음에 게이트 도전막을 패터닝함으로써, 레이아웃의 변경없이 티(T)형 게이트를 형성할 수 있으므로, 게이트의 물질변경이나 새로운 마스크 제조 공정 없이 게이트의 면적을 증가시키면서도 트랜지스터 전체의 크기에는 영향을 주지 않도록 하여 트랜지스터의 고성능과 안정성을 확보할 수 있는 이점이 있다.
또한, 채널 이온주입시 채널영역에만 국한적으로 진행하게 되어 트랜지스터의 신뢰성을 높일 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에, 게이트 영역을 덮는 제1 감광막패턴을 형성하는 단계;
    상기 반도체기판에 이온주입을 수행하여 소오스/드레인을 형성하는 단계;
    상기 제1 감광막패턴을 덮도록 상기 반도체기판 상에 절연막을 증착하는 단계;
    상기 제1 감광막패턴의 상부가 노출되도록 상기 절연막을 평탄화하는 단계;
    상기 제1 감광막패턴을 제거하여 생긴 게이트 홀 하부에 게이트절연막을 형성하는 단계;
    상기 게이트 홀을 매립하도록 게이트 도전막을 형성하는 단계;
    상기 게이트도전막 상에, 상기 게이트 영역을 덮는 제2 감광막패턴을 형성하는 단계;
    상기 제2 감광막패턴을 리플로우(reflow)시키는 단계;
    리플로우된 상기 제2 감광막패턴을 마스크로 하여 상기 게이트도전막을 식각함으로써 티(T)형 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기 절연막은 산화막, 질화막 또는 이들의 적층구조로 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트절연막을 형성하기 전에, 상기 게이트 홀을 통해 상기 반도체 기판에 채널이온주입을 실시하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  6. 제1항에 있어서,
    상기 제2 감광막패턴은, 리플로우된 후 게이트도전막을 식각하는 공정에서 마스크 역할을 할 수 있을 정도로 두껍게 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  7. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계 후에, 상기 소오스/드레인보다 고농도로 불순물이온을 주입하여 LDD 구조의 소오스/드레인을 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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