JP2006210913A - ステップゲートを有する半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 210000004692 intercellular junction Anatomy 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 44
- 230000008569 process Effects 0.000 claims description 30
- 238000004140 cleaning Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 26
- 238000003860 storage Methods 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000006117 anti-reflective coating Substances 0.000 claims description 2
- 238000002156 mixing Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 abstract description 30
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000009279 wet oxidation reaction Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
- A01G17/00—Cultivation of hops, vines, fruit trees, or like trees
- A01G17/04—Supports for hops, vines, or trees
- A01G17/10—Holders for boughs or branches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- A01G17/00—Cultivation of hops, vines, fruit trees, or like trees
- A01G17/04—Supports for hops, vines, or trees
- A01G17/12—Tree-bands
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- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
- A01G17/00—Cultivation of hops, vines, fruit trees, or like trees
- A01G17/04—Supports for hops, vines, or trees
- A01G17/14—Props; Stays
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/05—Making the transistor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Semiconductor Memories (AREA)
- Element Separation (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】セルのしきい値電圧の低下を防止できる半導体素子及びその製造方法を提供すること。
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。
【選択図】図３Ｇ
【解決手段】第１活性領域１０１Ａ及び第１活性領域１０１Ａに比べて高い位置に形成された第２活性領域１０２とを有する半導体基板２１を準備するステップと、第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域を面取処理するステップと、面取処理された境界領域を含む基板全面にゲート絶縁膜３１を形成するステップと、境界地域上のゲート絶縁膜３１上に、第１活性領域１０１Ａの一部から第２活性領域１０２の一部までまたがりステップ構造を有するゲートパターン２００を形成するステップと、ゲートパターン２００の両側壁にゲートスペーサ３４、３５を形成するステップと、第１活性領域１０１Ａに第１セル接合部３６Ａを、第２活性領域１０２に第２セル接合部３６Ｂを形成するステップとを含む。
【選択図】図３Ｇ
Description
本発明は、半導体製造技術に関し、特に、ステップゲートを有する半導体素子及びその製造方法に関する。
ＤＲＡＭのリフレッシュタイムを増大させ、リフレッシュ特性を向上させるために、主にキャパシタの特性を向上させる対策を取ってきたが、素子が高集積化されるにつれて、キャパシタ特性の向上だけでは、リフレッシュタイムを増大させるのに限界がある。
一般に、チャネル長により、しきい値電圧が変化し、これによりセルのリフレッシュ特性も変化する。リフレッシュ特性の向上のためには、チャネル長を増大させなければならないが、このためにはゲート電極の線幅（Critical Dimension、以下ＣＤとも記す）を増大させる方法を用いることができる。
しかし、チャネル長を増大させるためにゲート電極の線幅を増大させると、電界が相対的により大きく誘起されて、しきい値電圧が急激に減少する問題が発生し、また、ゲート電極の線幅を増大させると、セルの集積度を低下させてしまうという問題もある。
最近、半導体素子の高集積化につれ、ゲート電極の線幅（ＣＤ）の減少が避けられず、これによってチャネル長も減少するようになる。
このように、チャネル長の減少は、しきい値電圧が急激に減少するという短チャネル効果（Short Channel Effect）を誘発し、そして、短チャネル効果はリフレッシュ特性の低下を招く。
図１は、従来の技術に係る半導体素子の構造を示す断面図である。
図１に示されているように、半導体基板１１にＳＴＩ構造の素子分離膜１２が形成され、半導体基板１１の上にゲート絶縁膜１３、ゲート電極１４及びハードマスク１５を順に積層したゲートパターンが形成される。そして、ゲートパターンの両側壁には、酸化膜スペーサ１６と窒化膜スペーサ１７とからなるゲートスペーサが形成される。
ゲートパターン間の半導体基板１１にイオン注入を通じて第１接合部１８と第２接合部１９とが形成されている。ここで、第１接合部１８は、ビットラインが接続されるビットラインコンタクト領域であり、第２接合部１９は、ストレージノードが接続されるストレージノードコンタクト領域である。
図１に示されているように、ゲート電極１４が半導体基板１１の表面上に直接形成され、ゲート電極１４の線幅によりチャネル長が決定されているトランジスタ（以下、プレーナトランジスタと略称する）を、ＤＲＡＭのセルトランジスタとして用いる場合、電界が相対的に大きく誘起されて、最終的にセルトランジスタのしきい値電圧が低下するという深刻な不良が発生する。
例えば、プレーナトランジスタをセルトランジスタに用いる従来の技術では、セルトランジスタのしきい値電圧（C-VT）が１.７×１０１３Ｖ、電界が０.５８ＭＶ／ｃｍ、リフレッシュ特性（S-tREF）が１９０ｍｓである。
このように、リフレッシュ特性が１９０ｍｓ以下に落ちると、１００ｎｍ級のＤＲＡＭ製造時に、歩留まりの低下が深刻になるという問題がある。
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、セルのしきい値電圧が低下することを防止できる半導体素子及びその製造方法を提供することにある。
また、本発明の他の目的は、製品の歩留まり、及びリフレッシュ特性を向上させることができる半導体素子及びその製造方法を提供することにある。
上記の課題を解決するために、本発明に係る半導体素子は、第１活性領域、該第１活性領域に比べて高い位置に形成された第２活性領域、及び素子分離膜を有する半導体基板と、前記第１活性領域及び第２活性領域間の境界領域の上に形成され、前記第１活性領域の所定の部分から前記第２活性領域の所定の部分までまたがりステップ構造を有するゲートパターンと、該ゲートパターンの両側壁に形成されたゲートスペーサと、前記第１活性領域内に形成され、ストレージノードコンタクトが接続される第１セル接合部と、前記第２活性領域内に形成され、ビットラインコンタクトが接続される第２セル接合部とを備えることを特徴とする。
そして、本発明に係る半導体素子の製造方法は、第１活性領域及び該第１活性領域に比べて高い位置に形成された第２活性領域を有する半導体基板を準備するステップと、前記第１活性領域及び前記第２活性領域間の境界領域を面取処理するステップと、面取処理された前記境界領域を含む前記半導体基板全面にゲート絶縁膜を形成するステップと、前記境界領域上の前記ゲート絶縁膜上に、前記第１活性領域の所定の部分から前記第２活性領域の所定の部分までまたがりステップ構造を有するゲートパターンを形成するステップと、前記ゲートパターンの両側壁にゲートスペーサを形成するステップと、前記第１活性領域に第１セル接合部、前記第２活性領域に第２セル接合部を形成するステップとを含むことを特徴とする。
本発明は、ストレージノードコンタクトが接続される活性領域（リセスされた活性領域）とビットラインコンタクトが接続される活性領域との間に段差を設けてステップゲート構造を具現することにより、セルトランジスタのしきい値電圧が低下する現象を防止すると共に、リセスされた活性領域と素子分離膜との間の高さの差を適切に調節することによって、製品の歩留まり及びリフレッシュ特性を向上させることができる効果がある。
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
図２は、本発明の実施の形態に係るステップゲートを有する半導体素子の構造を示す断面図である。
図２に示されているように、本実施の形態に係る半導体素子は、リセスされた第１活性領域１０１Ａ、及びこのリセスされた第１活性領域１０１Ａに比べて高い位置に形成され、この第１活性領域１０１Ａとの間に段差を有する第２活性領域１０２を有する半導体基板２１、リセスされた第１活性領域１０１Ａに接する素子分離膜２５、リセスされた第１活性領域１０１Ａ及び第２活性領域１０２間の境界領域上に形成され、リセスされた第１活性領域１０１Ａの表面から第２活性領域１０２の表面まで跨りステップ構造を有するゲートパターン２００、ゲートパターン２００の両側壁に形成されたゲートスペーサ３４、３５、リセスされた第１活性領域１０１Ａ内に形成された第１セル接合部３６Ａ、及び第２活性領域１０２内に形成された第２セル接合３６部Ｂを備える。ここで、ゲートパターン２００の下には、ゲート酸化膜３１が形成され、従って、ゲートパターン２００は、ゲート酸化膜３１の上にゲート電極３２とハードマスク３３を積層して形成される。そして、第１セル接合部３６Ａと第２セル接合部３６Ｂは、Ｎ型不純物によってドーピングされたものである。
図２に示されているように、リセスされた第１活性領域１０１Ａと第２活性領域１０２とは、約２００Å〜６００Åの段差を有し、この段差により、ゲートパターン２００の下で画定されるチャネルのチャネル長が長くなる。すなわち、ゲートパターン２００が、リセスされた第１活性領域１０１Ａの一部から第２活性領域１０２の一部にかけて形成されるため、チャネル長がリセスされた第１活性領域１０１Ａ及び第２活性領域１０２間の段差だけ長くなる。すなわち、従来のプレーナトランジスタのチャネル長をＣＨ１とし、本発明の実施の形態に係るトランジスタのチャネル長をＣＨ２とすると、ＣＨ２は、ＣＨ１に比べてリセスされた第１活性領域１０１Ａの深さだけ長い。
第２活性領域１０２に比べて低い位置にリセスされた第１活性領域１０１Ａには、ストレージノードコンタクトが接続される第１セル接合３６部Ａが形成され、第２活性領域１０２には、ビットラインコンタクトが接続される第２セル接合部３６Ｂが形成される。
また、リセスされた第１活性領域１０１Ａと素子分離膜２５との間にも段差が発生する。この段差は、約０Å〜１５０Åの範囲内であり、リセスされた第１活性領域１０１Ａを形成するためのリセスパターンのエッチング処理及び後続の複数回の洗浄処理により決定される。なお、リセスされた第１活性領域１０１Ａと素子分離膜２５との間に段差が発生する理由は、後続の製造方法で説明する。
上述した図２によれば、本実施の形態に係るセルトランジスタは、ステップゲート構造を有するゲートパターン２００を備え、また、ソース（またはドレイン）の役割をする第１セル接合部３６Ａ及びドレイン（またはソース）の役割をする第２セル接合部３６Ｂがそれぞれ、リセスされた第１活性領域１０１Ａ及び第２活性領域１０２に形成された、非対称の構造を有する。
図３Ａ〜図３Ｆは、図２に示されるステップゲートを有する半導体素子の製造方法を示す断面図である。
図３Ａに示されているように、半導体基板２１上にパッド酸化膜２２とパッド窒化膜２３とを順次形成する。ここで、パッド窒化膜２３は、後続のエッチング時にエッチング停止膜の役割をするだけでなく、後続のＣＭＰ（Chemical Mechanical Polishing）処理時に研磨停止膜の役割をもする。好ましくは、パッド酸化膜２２は、約５０Å〜１００Åの厚さを有するシリコン酸化膜（SiO２）であり、パッド窒化膜２３は、約７００Å〜１４００Åの厚さを有するシリコン窒化膜（Si３N４）である。
次に、パッド窒化膜２３上に感光膜を塗布し、露光及び現像処理を通じてパターニングして、素子分離マスク（ISO mask、図示せず）を形成した後、この素子分離マスクをエッチングバリヤにして、パッド窒化膜２３及びパッド酸化膜２２を順にエッチングする。
次に、素子分離マスクを除去した後、パッド窒化膜２３をハードマスクとして用い、パッド酸化膜２２のエッチング後に露出された半導体基板２１、すなわち素子分離領域を所定の深さにエッチングしてトレンチ２４を形成する。
次に、トレンチ２４を埋め込むように半導体基板２１の全面にギャップフィル絶縁膜２５を蒸着し、そしてＣＭＰ処理を行う。この時、パッド窒化膜２３はＣＭＰ処理時に、研磨停止膜の役割をする。また、周知のように、ギャップフィル絶縁膜２５の蒸着前に、側壁酸化処理、ライナー窒化膜処理を行うこともできる。ギャップフィル絶縁膜２５は、ＨＤＰ（High Density Plasma）法で蒸着した酸化膜（ＨＤＰ酸化膜）である。
ギャップフィル絶縁膜２５は素子分離膜の役割をするため、以下では、ギャップフィル絶縁膜２５を素子分離膜２５と称し、この素子分離膜２５によって残りの半導体基板２１は、活性領域１００に画定され、また、活性領域１００は、表面が平坦である。
一方、素子分離膜２５を形成する工程のうち、最後の工程であるＣＭＰ工程の後には、研磨副生成物を除去する後洗浄処理を行う。この時、この後洗浄処理には、ＢＦＮ洗浄溶液を用いる。
次に、図３Ｂに示されているように、パッド窒化膜２３とパッド酸化膜２２とをストリップする。この時、パッド窒化膜２３を、燐酸溶液（H3PO4）を用いてストリップし、パッド酸化膜２２を、フッ化水素(ＨＦ)溶液を用いてストリップする。
次いで、活性領域１００の表面上にセル酸化処理を行って、約５０Å〜１００Åの厚さのセル酸化膜２６を形成する。ここで、パッド酸化膜２２をストリップせずに、残留させる場合には、セル酸化膜２６を形成しなくてもよい。すなわち、パッド酸化膜２２をストリップせず、残留させてセル酸化膜の役割を行わせることができる。
次に、セル酸化膜２６の上に有機反射防止膜（Organic Anti-Reflective Coating layer）２７を形成した後、有機反射防止膜２７上に感光膜を塗布し、露光及び現像を通じてパターニングして、マスク２８を形成する。
この時、マスク２８は、ストレージノードが接続される活性領域１００を所定の深さにリセスさせるためのリセスマスクの役割をするものである。
次に、マスク２８をエッチングバリヤにして、有機反射防止膜２７とセル酸化膜２６とを順にエッチングする。
この時、有機反射防止膜２７は、ＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いて単独にエッチングされ、有機反射防止膜２７と素子分離膜２５として用いられるＨＤＰ酸化膜との選択比は、約１：１に調節される。
次に、図３Ｃに示されているように、マスク２８をエッチングバリヤにしてセル酸化膜２６のエッチング後に露出された活性領域１００の部分を所定の深さにエッチングし、ライン／スペース（Line/Space）状のリセスパターン２９を形成する。
この時、リセスパターン２９の深さを、約２００Å〜６００Åの範囲に調節して、ストレージノードコンタクトが接続される第１活性領域１０１及びビットラインコンタクトが接続される第２活性領域１０２間の段差Ｄが約２００Å〜６００Åの範囲になるようにする。すなわち、第２活性領域１０２に比べて第１活性領域１０１が約２００Å〜６００Å低い位置に形成される。
上述したように、リセスパターン２９を形成することによって、ストレージノードコンタクトが接続される第１活性領域１０１は、リセスされた表面を有し、よって、第１活性領域１０１と第２活性領域１０２とは、非対称の構造を有する。以下、リセスパターン２９が形成された第１活性領域１０１を「リセスされた第１活性領域１０１Ａ」と称する。
次に、図３Ｄに示されているように、リセスされた第１活性領域１０１Ａを、追加的に等方性エッチングし、リセスされた第１活性領域１０１Ａのトップコーナー（すなわち、第１活性領域１０１と第２活性領域１０２との境界部分の上部）を、丸みを有するように面取（Rounding）処理する。
この時、リセスされた第１活性領域１０１Ａの隅を面取処理する等方性エッチングは、ダウンストリーム（Down stream）法、及びマイクロ波またはＩＣＰ（Inductively Coupled Plasma)タイプのプラズマ法を採用して、ソフトエッチングを行う。等方性エッチング条件としては、例えば、ＣＦ４及びＯ２の混合ガスまたはＮＦ３、Ｏ２及びＨｅの混合ガスを単独で用い、或いはこれらの混合ガスを混合して使用し、さらに、エッチング速度を約１５０Å／分に制御する。
次に、図３Ｅに示されているように、マスク２８と有機反射防止膜２７とをストリップし、連続してセル酸化膜２６を除去する。ここで、マスク２８は、感光膜で形成されているため、通常の酸素プラズマを用いてストリップされるが、この時、有機反射防止膜２７も共にストリップされる。そして、セル酸化膜２６は、ウェットケミカル溶液を用いて除去されるが、ケミカル溶液としては、ＢＯＥ（Buffered Oxide Etchant、NH４F：HF）溶液、ＨＦ溶液またはＳＣ−１（NH４OH：H２O２：H２O）溶液を用いることができる。
次に、等方性エッチングを行って、リセスされた第１活性領域１０１Ａと第２活性領域１０２を含む活性領域の全面に犠牲酸化膜３０を形成する。この時、犠牲酸化膜３０は、ウェル及びしきい値電圧調節のために行うイオン注入処理（well implant & Vt implant）で活性領域の表面に欠陥が発生することを防止しようとして導入されたものであって、公知のスクリーン酸化膜（screen oxide layer）またはしきい値電圧酸化膜（threshold voltage(Vt) oxide layer）である。
上述した犠牲酸化膜３０は、約８００℃〜１０００℃の温度範囲内のドライ酸化処理を通じて、約５０Å〜１２０Åの厚さに形成される。
次に、犠牲酸化膜３０を残留させた状態でウェル及びしきい値電圧を調節するためにイオン注入処理を行う。
次に、図３Ｆに示されているように、犠牲酸化膜３０をストリップした後、ゲート酸化膜の前洗浄処理を行い、そして活性領域の全面にゲート酸化膜３１を形成する。この時、ゲート酸化膜３１は、約８５０℃〜１０００℃の範囲内の温度でドライ酸化処理を通じて約１００Å〜１５０Åの厚さに形成される。
次いで、ゲート酸化膜３１上にゲート電極３２及びハードマスク３３を順に積層してゲートパターン２００を形成する。
図面に示されていないが、ゲートパターン２００を長軸方向から見たその平面像を以下に説明する。ゲートパターン２００は、ウェーブ型（Wave type）を形成する。リセスされた第１活性領域１０１Ａの上を通るゲートパターン２００の一部は、リセスされた第１活性領域１０１Ａ側に丸く突出し、平面図においてゲートパターン２００の側面を表す線が、円弧状の凸部を有する形状をしている。残りの領域（素子分離膜上部及び第２活性領域）を通るゲートパターンは、突出せず、側面が直線状である。また、例えば、素子分離膜２５の線幅は、リセスされた第１活性領域１０１Ａの線幅より小さい。
このようなゲートパターン２００は、活性領域の表面を横切る形態で形成されるが、リセスされた第１活性領域１０１Ａから第２活性領域１０２にかけて形成されるため、ステップゲート構造を有する。
１つのゲートパターン２００を中心に詳細に説明すると、ゲートパターン２００の一方の側面は、リセスされた第１活性領域１０１Ａの表面に達し、他方の側面は、第２活性領域１０２の表面に達して、リセスされた第１活性領域１０１Ａと第２活性領域１０２との境界部分の上に形成されているため、ゲートパターン２００は、プレーナ状でなく、ステップ構造を有する。
上述したように、ゲートパターン２００が、リセスされた第１活性領域１０１Ａから平坦な第２活性領域１０２にかけて形成されてステップゲート構造を有するため、ゲートパターン２００により画定されるチャネルは、従来のプレーナトランジスタのチャネルに比べて長くなる。
すなわち、従来のプレーナトランジスタのチャネル長をＣＨ１とし、本実施の形態に係るトランジスタのチャネル長をＣＨ２とすると、ＣＨ２は、ＣＨ１に比べてリセス２９の深さだけ長くなる。
次に、図３Ｇに示されているように、ゲートパターン２００を含む半導体基板全面にゲートスペーサの役割をする絶縁膜（酸化膜と窒化膜との積層）を蒸着した後、スペーサエッチングを行って、ゲートパターン２００の両側壁に接する二重ゲートスペーサ、すなわち、酸化膜スペーサ３４と窒化膜スペーサ３５とを形成する。
次に、ゲートスペーサが形成された構造物の全面に対して、セル接合部を形成するためにＮ型不純物（燐または砒素）のイオン注入を行い、ゲートパターン２００間の第２活性領域１０２に第２セル接合部３６Ｂを形成し、ゲートパターン２００と素子分離膜２５との間に第１セル接合部３６Ａを形成する。すなわち、第１セル接合部３６Ａは、リセスされた第１活性領域１０１Ａに形成され、第２セル接合部３６Ｂは、リセスされた第１活性領域１０１Ａより高い位置を有する第２活性領域１０２に形成される。
前記第２活性領域１０２に形成される第２セル接合部３６Ｂには、ビットラインコンタクトが接続され、リセスされた第１活性領域１０１Ａに形成される第１セル接合部３６Ａには、ストレージノードコンタクトが接続される。
上述した実施の形態によれば、本発明のセルトランジスタは、ステップゲート構造を有するゲートパターン２００を備え、ソース（またはドレイン）の役割をする第１セル接合３６部Ａ及びドレイン（またはソース）の役割をする第２セル接合部３６Ｂがそれぞれ、段差を有するリセスされた第１活性領域１０１Ａ及び第２活性領域１０２に形成されているために非対称の構造を有する。すなわち、ビットラインコンタクトが接続される第２活性領域１０２を、リセスのない構造で形成し、ストレージノードコンタクトが接続される第１活性領域１０１Ａを、リセス構造で形成する。
上述したように、本発明は、ステップゲート及び非対称の構造を有するセルトランジスタを提供するように第１活性領域１０１Ａをリセス構造で形成することによって、すなわち、ゲートパターン２００下に画定されるチャネル領域をステップ構造で形成し、このステップ構造を面取処理することによって、第１セル接合部３６Ａにイオン注入された不純物の漏れによる漏洩電流を抑制して素子のリフレッシュ特性を向上させることができる。
一方、リセスされた第１活性領域１０１Ａと素子分離膜２５との間にも段差が発生するが、この段差は、約０Å〜１５０Åの範囲内である。ここで、リセスされた第１活性領域１０１Ａと素子分離膜２５との間の段差の発生は、リセスパターン２９を形成するためのエッチング処理及び後続の複数回の洗浄処理（ＣＭＰ後続洗浄、セル酸化膜除去、犠牲酸化膜除去、ゲート酸化膜の前洗浄等）の時間調節により決定される。すなわち、ゲートパターンを形成する前のゲート酸化膜の前洗浄処理までに形成された第１活性領域と素子分離膜との間の段差が約０Å〜１５０Åの範囲内である。
図４Ａ〜図４Ｆは、本発明の実施の形態に係るリセスされた活性領域の深さ、及びリセスされた活性領域と素子分離膜との間の段差を示した写真である。参照符号Ａは、リセスされたパターンの深さを示し、参照符号Ｂは、素子分離膜とリセスされた活性領域との間の高さの差（段差）を示す。以下、図４Ａは、パッド酸化膜をセル酸化膜として用いた場合を示し、残りの図４Ｂ〜図４Ｆは、セル酸化膜を採用した場合を示す。また、図４Ａ〜図４Ｆは全て、約５０ｎｍ×５０ｎｍの領域の写真である。そして、参照符号ＦＯＸは、素子分離膜の形成のためのフィールド酸化膜を、参照符号ＧＡＴＥ ＯＸＩＤＥは、ゲート酸化膜を、参照符号ＷＳｉｘとＰＯＬＹは、ゲート電極材料を、参照符号Ｓｉは、基板をそれぞれ示す。また、犠牲酸化膜は、ストリップされたため、写真では見られない。
図４Ａでは、リセスパターンの深さが約１９０Åであり、素子分離膜とリセスされた活性領域の高さの差が約−１１０Å（マイナスの符号は、リセスされた部分が低いことを表す）である。これらの数値は、ＢＦＮ溶液を用いて約３０秒間素子分離膜形成時のＣＭＰ処理後の後洗浄を行い、Ｂ溶液を用いてセル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約１３０秒間面取処理前の洗浄を行い、犠牲酸化膜を約１０００℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られた。
図４Ｂでは、リセスパターンの深さが約２４０Åであり、素子分離膜とリセスされた活性領域の高さの差が約−９０Åである。これらの数値は、ＢＦＮ溶液を用いて約３０秒間素子分離膜形成時のＣＭＰ工程後の後洗浄を行い、ＦＮ溶液を用いて約１３０秒間セル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約７５秒間面取処理前の洗浄を行い、犠牲酸化膜を約１０００℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られた。
図４Ｃでは、リセスパターンの深さが約２４０Åであり、素子分離膜とリセスされた活性領域との高さの差が約−１６０Åである。これらの数値は、ＢＦＮ溶液を用いて約３０秒間素子分離膜形成時のＣＭＰ工程後の後洗浄を行い、ＦＮ溶液を用いて約１３０秒間セル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約１３０秒間面取処理前の洗浄を行い、犠牲酸化膜を約１０００℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られた。
図４Ｄでは、リセスパターンの深さが約２６０Åであり、素子分離膜とリセスされた活性領域との高さの差が約−１６３Åである。これらの数値は、ＢＦＮ溶液を用いて約９０秒間素子分離膜形成時のＣＭＰ工程後の後洗浄を行い、ＦＮ溶液を用いて約１３０秒間セル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約１３０秒間面取処理前の洗浄を行い、犠牲酸化膜を約１０００℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られる。
図４Ｅでは、リセスパターンの深さが約２６０Åであり、素子分離膜とリセスされた活性領域との高さの差が約−９０Åである。これらの数値は、ＢＦＮ溶液を用いて約３０秒間素子分離膜形成時のＣＭＰ工程後の後洗浄を行い、ＦＮ溶液を用いて約１３０秒間セル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約７５秒間面取処理前の洗浄を行い、犠牲酸化膜を約１０００℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られる。
図４Ｆは、リセスパターンの深さが約２６０Åであり、素子分離膜とリセスされた活性領域との高さの差が約−９０Åである。これらの数値は、ＢＦＮ溶液を用いて約３０秒間素子分離膜形成時のＣＭＰ工程後の後洗浄を行い、ＦＮ溶液を用いて約１３秒間セル酸化膜形成前の前洗浄を行い、ＦＮ溶液を用いて約７５秒間面取処理前の洗浄を行い、犠牲酸化膜を約８５０℃で約５０Åの厚さに形成し、ゲート酸化膜をウェット酸化処理を通じて形成した場合に得られる。
以上では、本発明を好ましい実施の形態に関連して説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、本技術分野の通常の知識を有する者であれば、特許請求の範囲により定められる技術的範囲と分野から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に含まれることは明らかである。
２１ 半導体基板
２２ パッド酸化膜
２３ パッド窒化膜
２４ トレンチ
２５ 素子分離膜
２６ セル酸化膜
２７ 有機反射防止膜
２８ マスク
２９ リセスパターン
３０ 犠牲酸化膜
３１ ゲート酸化膜
３２ ゲート電極
３３ ハードマスク
３４ 酸化膜スペーサ
３５ 窒化膜スペーサ
３６Ａ 第１セル接合部
３６Ｂ 第２セル接合部
１００ 活性領域
１０１Ａ リセスされた第１活性領域
１０１ 第１活性領域
１０２ 第２活性領域
２００ ゲートパターン
２２ パッド酸化膜
２３ パッド窒化膜
２４ トレンチ
２５ 素子分離膜
２６ セル酸化膜
２７ 有機反射防止膜
２８ マスク
２９ リセスパターン
３０ 犠牲酸化膜
３１ ゲート酸化膜
３２ ゲート電極
３３ ハードマスク
３４ 酸化膜スペーサ
３５ 窒化膜スペーサ
３６Ａ 第１セル接合部
３６Ｂ 第２セル接合部
１００ 活性領域
１０１Ａ リセスされた第１活性領域
１０１ 第１活性領域
１０２ 第２活性領域
２００ ゲートパターン
Claims (19)
- 第１活性領域、該第１活性領域に比べて高い位置に形成された第２活性領域、及び素子分離膜を有する半導体基板と、
前記第１活性領域及び前記第２活性領域間の境界領域の上に形成され、前記第１活性領域の所定の部分から前記第２活性領域の所定の部分までまたがりステップ構造を有するゲートパターンと、
該ゲートパターンの両側壁に形成されたゲートスペーサと、
前記第１活性領域内に形成され、ストレージノードコンタクトが接続される第１セル接合部と、
前記第２活性領域内に形成され、ビットラインコンタクトが接続される第２セル接合部とを備えることを特徴とする半導体素子。 - 前記第１活性領域及び前記第２活性領域間の段差は、約２００Å〜６００Åの範囲内にあることを特徴とする請求項１に記載の半導体素子。
- 前記第１活性領域及び前記第２活性領域間の前記境界領域は、面取処理されていることを特徴とする請求項１に記載の半導体素子。
- 前記第１活性領域及び前記素子分離膜間の段差は、約０Å〜１５０Åの範囲内であることを特徴とする請求項１に記載の半導体素子。
- 第１活性領域、及び該第１活性領域に比べて高い位置に形成された第２活性領域を有する半導体基板を準備するステップと、
前記第１活性領域及び前記第２活性領域間の境界領域を面取処理するステップと、
面取処理された前記境界領域を含む前記半導体基板全面にゲート絶縁膜を形成するステップと、
前記境界領域上の前記ゲート絶縁膜上に、前記第１活性領域の所定の部分から前記第２活性領域の所定の部分までまたがりステップ構造を有するゲートパターンを形成するステップと、
前記ゲートパターンの両側壁にゲートスペーサを形成するステップと、
前記第１活性領域に第１セル接合部を、前記第２活性領域に第２セル接合部を形成するステップとを含むことを特徴とする半導体素子の製造方法。 - 前記半導体基板を準備する前記ステップは、
前記半導体基板の所定領域に素子分離膜を形成するステップと、
前記素子分離膜により画定される前記活性領域のうち、前記素子分離膜に隣接する部分を所定の深さにエッチングしてリセスされた前記第１活性領域を画定し、前記第１活性領域以外の前記活性領域の部分を前記第２活性領域に画定するステップとをさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。 - 前記第２活性領域及び前記第１活性領域間の段差は、約２００Å〜６００Åの範囲内であることを特徴とする請求項６に記載の半導体素子の製造方法。
- リセスされた前記第１活性領域を画定するための前記エッチングは、
前記素子分離膜を含む前記半導体基板上に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に反射防止膜を形成するステップと、
前記反射防止膜上に感光膜を用いたマスクを形成するステップと、
前記マスクをエッチングバリヤにして前記反射防止膜を単独にエッチングするステップと、
前記マスクをエッチングバリヤにして前記第１絶縁膜をエッチングするステップと、
前記マスクをエッチングバリヤにして前記半導体基板を所定の深さにエッチングし、リセスされた前記第１活性領域を画定するステップとを含むことを特徴とする請求項６に記載の半導体素子の製造方法。 - 前記反射防止膜をエッチングする前記ステップは、ＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いてエッチングするステップであることを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記ＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いた前記エッチングの際、前記反射防止膜と前記素子分離膜との選択比を約１：１に調節することを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記ゲートパターンを形成するステップは、
前記ゲートパターンを形成する前にゲート酸化膜の前洗浄処理を行い、前記ゲート酸化膜の前記前洗浄処理まで行われた前記第１活性領域と前記素子分離膜との間の段差が約０Å〜１５０Åの範囲内であることを特徴とする請求項５に記載の半導体素子の製造方法。 - 前記第１活性領域及び前記第２活性領域間の前記境界領域を面取処理する前記ステップは、等方性エッチングで行われることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記等方性エッチングは、ダウンストリーム法を採用し、マイクロ波またはＩＣＰタイプのプラズマソースを用いて行なわれることを特徴とする請求項１２に記載の半導体素子の製造方法。
- 前記等方性エッチングは、ＣＦ４及びＯ２の混合ガスまたはＮＦ３、Ｏ２及びＨｅの混合ガスを単独で用い、或いは２種の前記混合ガスを混合して行なわれることを特徴とする請求項１３に記載の半導体素子の製造方法。
- 面取処理する前記ステップ後に、
記面取処理された前記境界領域を含む前記半導体基板全面に犠牲膜を形成するステップと、
前記犠牲膜を残留させた状態で前記半導体基板にウェル及びしきい値電圧調節のためのイオン注入を行うステップと、
前記犠牲膜を除去するステップと、をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。 - 前記犠牲膜は、ドライ酸化処理によって形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記犠牲膜は、約８００℃〜１０００℃の範囲内の温度で約５０Å〜１２０Åの厚さに形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記ゲート絶縁膜は、約８５０℃〜１０００℃の範囲内の温度でのドライ酸化処理によって約１００Å〜１５０Åの厚さに形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記ゲートパターンは、リセスされた前記第１活性領域では丸く突出し、前記第１活性領域以外の残りの領域では、突出せずに直線状に延び、ウェーブ状に形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050008742A KR20060087875A (ko) | 2005-01-31 | 2005-01-31 | 스텝게이트를 갖는 반도체소자 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006210913A true JP2006210913A (ja) | 2006-08-10 |
Family
ID=36755630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006003240A Pending JP2006210913A (ja) | 2005-01-31 | 2006-01-11 | ステップゲートを有する半導体素子及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7378703B2 (ja) |
| JP (1) | JP2006210913A (ja) |
| KR (1) | KR20060087875A (ja) |
| CN (1) | CN100530681C (ja) |
| TW (1) | TWI278070B (ja) |
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| KR100772717B1 (ko) | 2005-01-31 | 2007-11-02 | 주식회사 하이닉스반도체 | 비대칭셀트랜지스터를 갖는 반도체소자 및 그의 제조 방법 |
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| KR20060076533A (ko) | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법 |
| KR20060087875A (ko) | 2005-01-31 | 2006-08-03 | 주식회사 하이닉스반도체 | 스텝게이트를 갖는 반도체소자 및 그의 제조 방법 |
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-
2005
- 2005-01-31 KR KR1020050008742A patent/KR20060087875A/ko not_active Application Discontinuation
- 2005-12-28 TW TW094146958A patent/TWI278070B/zh not_active IP Right Cessation
- 2005-12-28 US US11/320,884 patent/US7378703B2/en active Active
- 2005-12-30 CN CNB2005100035834A patent/CN100530681C/zh not_active Expired - Fee Related
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- 2006-01-11 JP JP2006003240A patent/JP2006210913A/ja active Pending
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|---|---|
| TWI278070B (en) | 2007-04-01 |
| CN100530681C (zh) | 2009-08-19 |
| KR20060087875A (ko) | 2006-08-03 |
| US20060170059A1 (en) | 2006-08-03 |
| CN1822387A (zh) | 2006-08-23 |
| US7378703B2 (en) | 2008-05-27 |
| TW200629479A (en) | 2006-08-16 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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