JP2008141157A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP2008141157A
JP2008141157A JP2007148925A JP2007148925A JP2008141157A JP 2008141157 A JP2008141157 A JP 2008141157A JP 2007148925 A JP2007148925 A JP 2007148925A JP 2007148925 A JP2007148925 A JP 2007148925A JP 2008141157 A JP2008141157 A JP 2008141157A
Authority
JP
Japan
Prior art keywords
insulating film
film
trench
flash memory
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007148925A
Other languages
English (en)
Other versions
JP5187548B2 (ja
Inventor
Sung Hoon Lee
聖 勲 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008141157A publication Critical patent/JP2008141157A/ja
Application granted granted Critical
Publication of JP5187548B2 publication Critical patent/JP5187548B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67028—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • H01L21/6704—Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like for wet cleaning or washing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

【課題】素子分離膜のEFH変化を抑えることで、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑えるのに有効なフラッシュメモリ素子の製造方法を提供する。
【解決手段】
半導体基板１００上の活性領域にトンネル絶縁膜１０２と電荷格納膜を形成し、その電荷格納膜の間の空間が満たされるように第１，第２の絶縁膜１０８，１１４上に第３の絶縁膜１１６を形成する。その第３の絶縁膜１１６の高さが低くなるようにエッチングを実施することで、素子分離膜のEFHの変化を抑えるように改善する。その結果、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑える。
【選択図】 図１Ｈ

Description

本発明は、特に素子分離膜の実効膜厚ともいうべきEFH(Effective Field Height)変化改善に係るフラッシュメモリ素子の製造方法に関するものである。
素子がますます微小化されるに伴い、60nm以下のフラッシュメモリ素子を製造する過程で、フローティングゲートをSTI(Shallow Trench Isolation)工程において形成する際、EFHを調節するために素子分離膜がリセス(recess)される。その素子分離膜のリセス程度によってフローティングゲートを囲む誘電体膜の表面積が変化する。したがって、素子分離膜のEFHでは化学的機械的研磨(Chemical Mechanical Polishing:ＣＭＰ)法を用い、ハードマスク膜を除去するための湿式クリーニング工程(wet cleaning)、素子分離膜上部をリセスするための湿式クリーニング工程といった複数の工程を実施しなければならない。そのため、工程変化の分布が大きくなり、素子の特性に影響を及ぼす。
上記のように、フローティングゲートを囲む誘電体膜の表面積が変化すると、フローティングゲートとコントロールゲートとのカップリング比が変わり、プログラムの速度を変化させる。さらには、キャパシタンスが増加して干渉の変化とサイクリングによってしきい値電圧(Threshold Voltage; Vt)がシフトするといった素子動作と性能に影響する。
ところで、素子分離膜のEFHを調節する理由は、ゲート形成工程時に周辺領域の低電圧領域で発生するアクティブアタック(active attack)を防止するためである。アクティブアタックは、セル領域と周辺領域における素子分離膜のEFHを同一にすると、低電圧領域のSTIプロファイルとゲートを形成するエッチング工程時にそれらのパターンサイズの差でローディング効果が発生し、素子分離膜がリセスされる量の差で発生する。そのようにゲート形成時のエッチング工程でアクティブアタックが発生する原因として以下が考えられる。
周辺領域のSTIエッチング工程時、トンネル絶縁膜のエッチングターゲットは、絶縁膜の厚さが最も厚い周辺領域の高電圧領域に形成されたゲート絶縁膜の厚さで決定される。すなわち、トンネル絶縁膜の厚さが低い低電圧領域ではエッチング時にそのトンネル絶縁膜が全てエッチングされ、また半導体基板がエッチングされ過ぎてトレンチの上部コーナー部分が傾斜したプロファイルでもって形成される。そうしたトレンチの上部コーナー部分の斜面プロファイルは、フローティングゲートの側面よりも外側に突出するため、ゲートを形成するエッチング工程時に素子分離膜の上部が一部損失してしまう。そうした素子分離膜の損失によってアクティブが露出してアクティブアタックが発生するのである。近年、かかるアクティブアタックを防止するために、セル領域と周辺領域の素子分離膜のEFHを互いに異なるようにする研究がなされている。
以上に鑑み、本発明の目的は、素子分離膜のEFH変化を抑えることで、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑えるのに有効なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために本発明の代表的なフラッシュメモリ素子の製造方法は、半導体基板上の活性領域にトンネル絶縁膜および電荷格納膜を形成するとともに、素子分離領域にトレンチを形成する工程と、前記トレンチの一部が満たされるように第１の絶縁膜を形成する工程と、前記トレンチが満たされるように前記第１の絶縁膜の上部に第２の絶縁膜を形成する工程と、前記電荷格納膜の側壁と前記トレンチの一部にのみ残留するように前記第１および第２の絶縁膜を除去する工程と、前記電荷格納膜の間の空間が満たされるように前記第１および第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の高さが低くなるように前記第３の絶縁膜をエッチングする工程と、を含むことを特徴とする。
本発明のフラッシュメモリ素子の製造方法によれば、半導体基板上の活性領域にトンネル絶縁膜および電荷格納膜を形成し、その電荷格納膜の間の空間が満たされるように第１，第２の絶縁膜上に第３の絶縁膜を形成して、その第３の絶縁膜の高さが低くなるようにエッチングを実施することで、いわゆる素子分離膜のEFHを調節してそのEFHの変化を抑えるように改善できる。その結果、たとえばゲート形成時のエッチング工程でアクティブアタックが発生するのを抑えるのに有効である。
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について図面を参照して詳細に説明する。
図１Ａ〜図１Ｈは、本実施形態の製造工程を順に示す素子の断面図であり、セル領域で発生する素子分離膜のEFHが変化するのを改善することを骨子としている。なお、以下の説明ではセル領域にのみを限定してその工程が示されてはいるが、周辺領域においても同一工程を適用することができる。
まず、図１Ａに示すように、半導体基板(100)の上部に酸化物でトンネル絶縁膜(102)を形成し、ポリシリコン膜でフローティングゲート用の第１の導電膜(104)を順次形成して、さらにその第１の導電膜(104)の上部にハードマスク膜を形成する。ハードマスク膜はバッファ絶縁膜(106)と第１の絶縁膜(108)との積層構造でもって形成される。バッファ絶縁膜(106)は酸化物で形成し、第１の絶縁膜(108)は窒化物で形成する。次いで、写真及び現像工程にてハードマスク膜と、第１の導電膜(104)と、トンネル絶縁膜(102)および半導体基板(100)の一部をエッチングし、素子分離用のトレンチ(110)を形成する。
つぎに、図１Ｂに示すように、トレンチ(110)を含む半導体基板(100)の表面に側壁絶縁膜(112)を熱酸化工程を用いて30Å〜100Åの厚さで形成する。
つぎに、図１Ｃに示すように、側壁絶縁膜(112)の表面に第２の絶縁膜(114)を形成する。この第２の絶縁膜(114)は、高密度プラズマ(High Density Plasma; HDP)酸化膜を利用してトレンチ(110)の側壁部分は30Å〜200Åの厚さで形成し、トレンチ(110)の下部領域は300Å〜2000Åの厚さで形成する。
つぎに、図１Ｄに示すように、トレンチ(110)が満たされるようにトレンチ(110)を含む半導体基板(100)の上部に第３の絶縁膜(116)をSOG(Spin on Glass)系列の酸化物で形成する。
つぎに、図１Ｅに示すように、ハードマスク膜の上部が露出されるまでＣＭＰ工程を実施して第３の絶縁膜(116)と、第２の絶縁膜(114)と、そして側壁絶縁膜(112)を除去する。湿式工程ではトレンチ(110)の内部に残留する第３の絶縁膜(116)を除去する。その際、第３の絶縁膜(116)はHF系列の溶液で除去するが、トンネル絶縁膜(102)の下に200Å〜1000Åの厚さで残留させる。第３の絶縁膜(116)の除去工程時にトレンチ(110)の上部と側面の側壁絶縁膜(112)と第２の絶縁膜(114)も除去し、第１の導電膜(104)の側面に一定の高さで残留させる。この時、湿式クリーニング工程時にエッチング速度を側壁絶縁膜(112)に比べて第２の絶縁膜(114)がさらに速くエッチングされるようにし、第２の絶縁膜(114)に比べて第3の絶縁膜(116)がさらに速くエッチングされるようにする。
つぎに、図１Ｆに示すように、トレンチ(110)の表面に第４の絶縁膜(118)を形成する。この第４の絶縁膜(118)は高密度プラズマ(HDP)酸化膜を利用してトレンチ(110)の側壁部分に30Å〜200Åの厚さで形成し、トレンチ(110)の下部領域には第3の絶縁膜(116)の上部から300Å〜2000Åの厚さで形成する。その後、トレンチ(110)が満たされるようにトレンチ(110)を含む半導体基板(100)の上部に第５の絶縁膜(120)をSOG系列の酸化物で形成する。
つぎに、図１Ｇに示すように、ハードマスク膜の上部が露出されるまでＣＭＰ工程を実施し、第５の絶縁膜(120)と第４の絶縁膜(118)を除去して素子分離膜(122)を形成する。この素子分離膜(122)を形成することで活性領域と素子分離領域が決定される。
そして、図１Ｈに示すように、セル領域を露出し、周辺領域をクローズ(close)するフォトレジストパターンを半導体基板(100)の上部に形成する。その後、湿式クリーニング工程でセル領域のトレンチ(110)内に満たされた第５の絶縁膜(120)と第４の絶縁膜(118)の一部を除去して素子分離膜(122)の実効膜厚ともいうべきEFHを調節する。
かかるEFH調節時、第５の絶縁膜(120)と第４の絶縁膜(118)はHF系列の溶液で除去するが、第１の導電膜(104)の側面に形成された側壁絶縁膜(112)と、第２の絶縁膜(114)と、そして第４の絶縁膜(118)の高さが素子分離膜(122)の高さより高く形成されるように調節する。
そのように第１の導電膜(104)の側面に形成された側壁絶縁膜(112)と、第２の絶縁膜(114)と、第４の絶縁膜(118)のそれぞれ高さが素子分離膜(122)の高さよりも高く形成されるように調節することで、アクティブ領域がアタックされなくなる。
湿式クリーニング工程時、エッチング速度を第４の絶縁膜(118)と比べて第５の絶縁膜(120)がさらに速めることで、第５の絶縁膜(120)と第４の絶縁膜(118)の除去工程時にハードマスク膜も除去される。それによって、セル領域と周辺領域の素子分離膜(122)のEFHが相違するように形成される。
その後、周辺領域に形成されたフォトレジストパターンを除去する。除去後、第１の導電膜(104)と素子分離膜(122)を含む半導体基板(100)の上部に誘電体膜(124)およびコントロールゲート用の第２の導電膜(126)をポリシリコン膜で形成する。
以上から理解されるように、本実施形態のフラッシュメモリ素子の製造方法によれば、湿式クリーニング工程にて素子分離膜(122)のEFHを調節することで、その素子分離膜(122)のEFHが変化するのを抑えて改善できる。素子分離膜(122)のEFHが変化するのを改善することで、素子の特性であるプログラム速度が変化するのを抑え、またキャパシタンスが増加して干渉を変化させ、さらにはサイクリングによってしきい値電圧がシフト(shift)してしまうのを改善できる。
加えて、第１の導電膜(104)の側面に残留する側壁絶縁膜(112)と、第２の絶縁膜(114)と、第４の絶縁膜(118)の高さを一定に調節し、素子分離膜(122)の高さよりも高く形成する。そうした調節によって活性領域がアタックを受けることなく、フローティングゲート(104)と誘電体膜(124)の接触面積が一定になる。その結果、カップリング比を一定に維持することができる。
ここで、本実施形態によるフラッシュメモリ素子の製造方法の効果を以下にまとめる。
第１に、湿式クリーニング工程にて素子分離膜のEFHを調節することで、その素子分離膜のEFH変化を抑えるように改善できる。第２に、素子分離膜のEFHの変化を改善して、素子の特性であるプログラム速度の変化、キャパシタンスの増加による干渉の変化およびサイクリングのためによるしきい値電圧が変化するのを抑える。第３に、第１の導電膜の側面に残留する側壁絶縁膜、第２及び第４の絶縁膜の高さを一定に調節し、素子分離膜の高さより高く形成されるように調節することで、活性領域がアタックを受けることなく、フローティングゲートと誘電体膜の接触面積を一定にすることができる。第４に、フローティングゲートと誘電体膜の接触面積を一定にすることで、カップリング比を一定に維持可能となる。
以上、本発明についてその好適な実施形態を説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
本発明によるフラッシュメモリ素子の製造方法の好適な実施形態においてその工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。 同実施形態における次工程を示す素子の断面図。
符号の説明
100 半導体基板
102 トンネル絶縁膜
104 第１の導電膜
106 バッファ絶縁膜
108 第１の絶縁膜
110 トレンチ
112 側壁絶縁膜
114 第２の絶縁膜
116 第３の絶縁膜
118 第４の絶縁膜
120 第５の絶縁膜
122 素子分離膜
124 誘電体膜
126 第２の導電膜

Claims (17)

  1. 半導体基板上の活性領域にトンネル絶縁膜および電荷格納膜を形成するとともに、素子分離領域にトレンチを形成する工程と、
    前記トレンチの一部が満たされるように第１の絶縁膜を形成する工程と、
    前記トレンチが満たされるように前記第１の絶縁膜の上部に第２の絶縁膜を形成する工程と、
    前記電荷格納膜の側壁と前記トレンチの一部にのみ残留するように前記第１および第２の絶縁膜を除去する工程と、
    前記電荷格納膜の間の空間が満たされるように前記第１および第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜の高さが低くなるように前記第３の絶縁膜をエッチングする工程と、
    を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記第１の絶縁膜を形成する前にさらに、
    前記トレンチの側壁および底面を酸化させるために熱酸化工程を実施する工程を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記熱酸化工程時に30Å〜100Åの厚さの酸化膜を形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
  4. 前記第１の絶縁膜は、高密度プラズマ酸化膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記第１の絶縁膜は、前記トレンチの側壁部分には30Å〜200Åの厚さで形成し、前記トレンチの下部領域には300Å〜2000Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  6. 前記第２の絶縁膜は、SOG系列の酸化物で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記第１の絶縁膜と第２の絶縁膜は、湿式クリーニング工程で除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  8. 前記湿式クリーニング工程時にHF系列の溶液で除去することを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
  9. 前記第２の絶縁膜は、前記トンネル絶縁膜の下に200Å〜1000Åの厚さで残留させることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記湿式クリーニング工程時にエッチング速度を前記第１の絶縁膜と比較して前記第２の絶縁膜がさらに速くエッチングされるようにすることを特徴とする請求項７に記載のフラッシュメモリ素子の製造方法。
  11. 前記第３の絶縁膜は、高密度プラズマ酸化膜とSOG系列の酸化物が積層された構造で形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  12. 前記高密度プラズマ酸化膜は、前記トレンチの側壁部分には30Å〜200Åの厚さで形成し、前記トレンチの下部領域には前記第２の絶縁膜の上部から300Å〜2000Åの厚さで形成することを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
  13. 前記第３の絶縁膜の除去工程時にセル領域の前記トレンチ内に満たされた前記第３の絶縁膜のみ除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  14. 前記第３の絶縁膜は、湿式クリーニング工程で除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  15. 前記湿式クリーニング工程時にエッチング速度を前記高密度プラズマ酸化膜と比較して前記SOG系列の酸化物がさらに速くエッチングされるようにすることを特徴とする請求項１１または１４に記載のフラッシュメモリ素子の製造方法。
  16. 前記第３の絶縁膜は、HF系列の溶液で除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  17. 前記第３の絶縁膜の除去工程によって素子分離膜のEFHを調節することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
JP2007148925A 2006-12-04 2007-06-05 フラッシュメモリ素子の製造方法 Expired - Fee Related JP5187548B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060121522A KR100790296B1 (ko) 2006-12-04 2006-12-04 플래시 메모리 소자의 제조방법
KR10-2006-0121522 2006-12-04

Publications (2)

Publication Number Publication Date
JP2008141157A true JP2008141157A (ja) 2008-06-19
JP5187548B2 JP5187548B2 (ja) 2013-04-24

Family

ID=39216206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007148925A Expired - Fee Related JP5187548B2 (ja) 2006-12-04 2007-06-05 フラッシュメモリ素子の製造方法

Country Status (3)

Country Link
US (1) US7659159B2 (ja)
JP (1) JP5187548B2 (ja)
KR (1) KR100790296B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182288A (ja) * 2017-04-19 2018-11-15 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ構造及びメモリ構造の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854418B1 (ko) * 2007-03-31 2008-08-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
KR101001464B1 (ko) * 2008-08-01 2010-12-14 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 형성방법
US8648407B2 (en) * 2012-01-14 2014-02-11 Nanya Technology Corporation Semiconductor device and method for fabricating thereof
US9030010B2 (en) 2012-09-20 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods
US9257323B2 (en) * 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US9799527B2 (en) * 2014-10-21 2017-10-24 Sandisk Technologies Llc Double trench isolation
CN104900666B (zh) * 2015-05-07 2017-08-11 重庆鹰谷光电有限公司 深槽隔离防串扰的光电探测器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
US20060246684A1 (en) * 2005-03-25 2006-11-02 Takeshi Hoshi Method of manufacturing semiconductor device

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305929B2 (ja) * 1995-09-14 2002-07-24 株式会社東芝 半導体装置及びその製造方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US6376893B1 (en) * 1997-12-13 2002-04-23 Hyundai Electronics Industries Co., Ltd. Trench isolation structure and fabrication method thereof
TW379404B (en) * 1997-12-31 2000-01-11 United Semiconductor Corp Manufacturing method of shallow trench isolation
US6333274B2 (en) * 1998-03-31 2001-12-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a seamless shallow trench isolation step
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
TW434786B (en) * 1999-03-04 2001-05-16 Mosel Vitelic Inc Method for fabricating a trench isolation
TW448537B (en) * 1999-10-29 2001-08-01 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation
US6504210B1 (en) * 2000-06-23 2003-01-07 International Business Machines Corporation Fully encapsulated damascene gates for Gigabit DRAMs
KR100389918B1 (ko) 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
KR100364803B1 (ko) * 2000-11-15 2002-12-16 주식회사 하이닉스반도체 비휘발성 메모리 제조 방법
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
US20020081817A1 (en) * 2000-12-22 2002-06-27 Jayendra Bhakta Void reduction and increased throughput in trench fill processes
US6465325B2 (en) * 2001-02-27 2002-10-15 Fairchild Semiconductor Corporation Process for depositing and planarizing BPSG for dense trench MOSFET application
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100407567B1 (ko) * 2001-04-10 2003-12-01 삼성전자주식회사 덴트 없는 트렌치 격리 형성 방법
US6518641B2 (en) * 2001-05-18 2003-02-11 International Business Machines Corporation Deep slit isolation with controlled void
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
DE10154346C2 (de) * 2001-11-06 2003-11-20 Infineon Technologies Ag Ausffüllen von Substratvertiefungen mit siliziumoxidhaltigem Material durch eine HDP-Gasphasenabscheidung unter Beteiligung von H¶2¶O¶2¶ oder H¶2¶O als Reaktionsgas
US6797589B2 (en) * 2001-12-18 2004-09-28 Kionix, Inc. Insulating micro-structure and method of manufacturing same
US6720611B2 (en) * 2002-01-28 2004-04-13 Winbond Electronics Corporation Fabrication method for flash memory
JP2003273255A (ja) * 2002-03-19 2003-09-26 Mitsubishi Electric Corp 不揮発性半導体メモリ、不揮発性半導体メモリの記憶方法、及び不揮発性半導体メモリの製造方法
DE10212610C1 (de) * 2002-03-21 2003-11-06 Infineon Technologies Ag Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben
JP2004022642A (ja) * 2002-06-13 2004-01-22 Toshiba Corp 半導体装置およびその製造方法
US6777725B2 (en) * 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
US6780728B2 (en) * 2002-06-21 2004-08-24 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
TW554472B (en) * 2002-09-23 2003-09-21 Nanya Technology Corp A method for forming shallow trench isolation
TW556316B (en) * 2002-09-25 2003-10-01 Nanya Technology Corp A method of fabricating a shallow trench isolation with high aspect ratio
KR100476934B1 (ko) * 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
TWI283912B (en) * 2002-10-21 2007-07-11 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
KR100875067B1 (ko) * 2002-12-14 2008-12-18 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6653204B1 (en) * 2003-02-14 2003-11-25 United Microelectronics Corp. Method of forming a shallow trench isolation structure
DE10311312B4 (de) * 2003-03-14 2007-08-16 Infineon Technologies Ag Isolatorstruktur und Verfahren zur Erzeugung von Isolatorstrukturen in einem Halbleitersubstrat
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
TWI224821B (en) * 2003-04-11 2004-12-01 Mosel Vitelic Inc Bottom oxide formation process for preventing formation of voids in the trench
US6693050B1 (en) * 2003-05-06 2004-02-17 Applied Materials Inc. Gapfill process using a combination of spin-on-glass deposition and chemical vapor deposition techniques
US7166539B2 (en) * 2003-07-22 2007-01-23 Micron Technology, Inc. Wet etching method of removing silicon from a substrate
TWI316282B (en) * 2003-07-23 2009-10-21 Nanya Technology Corp A method of fabricating a trench isolation with high aspect ratio
JP2005085996A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
DE10348021A1 (de) * 2003-10-15 2005-05-25 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Einkapselung einer Füllung, welche zum Anfüllen von Gräben verwendet wird
KR100552845B1 (ko) * 2003-12-27 2006-02-21 동부아남반도체 주식회사 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
JP2005332885A (ja) 2004-05-18 2005-12-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100545864B1 (ko) * 2004-05-25 2006-01-24 삼성전자주식회사 반도체 장치의 제조 방법
US7033945B2 (en) * 2004-06-01 2006-04-25 Applied Materials Gap filling with a composite layer
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
US7163863B2 (en) * 2004-06-29 2007-01-16 Skymedi Corporation Vertical memory cell and manufacturing method thereof
KR100650846B1 (ko) * 2004-10-06 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 소자 분리막 형성방법
US7791163B2 (en) * 2004-10-25 2010-09-07 Renesas Technology Corp. Semiconductor device and its manufacturing method
KR100556527B1 (ko) * 2004-11-04 2006-03-06 삼성전자주식회사 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
JP2006286720A (ja) 2005-03-31 2006-10-19 Toshiba Corp 半導体装置およびその製造方法
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
JP4417882B2 (ja) * 2005-05-27 2010-02-17 株式会社東芝 半導体装置の製造方法
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100720483B1 (ko) * 2005-12-09 2007-05-22 동부일렉트로닉스 주식회사 수직 칼라 필터 검출기단 및 그 제조방법
US20070161233A1 (en) * 2005-12-28 2007-07-12 Seok Ka M Semiconductor Device and Method of Manufacturing the Same
KR100673133B1 (ko) * 2006-01-23 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070284650A1 (en) * 2006-06-07 2007-12-13 Josef Willer Memory device and a method of forming a memory device
KR100799151B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성방법
KR100780643B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
KR100829600B1 (ko) * 2006-10-02 2008-05-14 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
US20060246684A1 (en) * 2005-03-25 2006-11-02 Takeshi Hoshi Method of manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182288A (ja) * 2017-04-19 2018-11-15 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ構造及びメモリ構造の製造方法
US10418440B2 (en) 2017-04-19 2019-09-17 Winbond Electronics Corp. Memory structure

Also Published As

Publication number Publication date
JP5187548B2 (ja) 2013-04-24
US20080132016A1 (en) 2008-06-05
US7659159B2 (en) 2010-02-09
KR100790296B1 (ko) 2008-01-02

Similar Documents

Publication Publication Date Title
JP5187548B2 (ja) フラッシュメモリ素子の製造方法
KR100799024B1 (ko) 낸드 플래시 메모리 소자의 제조방법
US20080268608A1 (en) Method of fabricating a flash memory device
JP2006196843A (ja) 半導体装置およびその製造方法
KR20050112262A (ko) 반도체 장치의 제조 방법
JP2007180482A (ja) フラッシュメモリ素子の製造方法
JP2005026647A (ja) フラッシュメモリ素子のフローティングゲート形成方法
KR100966957B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR101506901B1 (ko) 반도체 소자의 제조 방법
KR100676598B1 (ko) 반도체 소자의 제조 방법
JP2008010817A (ja) ナンドフラッシュメモリ素子の製造方法
KR20040108543A (ko) 트렌치분리를 갖는 반도체장치
JP2006210913A (ja) ステップゲートを有する半導体素子及びその製造方法
JP2008021828A (ja) 半導体装置の製造方法
US8012831B2 (en) Method of forming isolation layer of flash memory device
KR100880341B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
KR100885787B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR20090092927A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR100939425B1 (ko) 반도체 소자의 제조 방법
US7521320B2 (en) Flash memory device and method of manufacturing the same
JP2008199001A (ja) 半導体素子の素子分離膜形成方法
KR100673154B1 (ko) 플래쉬 메모리 소자의 소자 분리막 형성 방법
KR20060075442A (ko) 플래쉬 메모리 소자의 제조방법
JP2008118100A (ja) フラッシュメモリ素子の製造方法
US20090298271A1 (en) Method for manufacturing a semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160201

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees