KR101060765B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자분리막의 과도한 버티컬(vertical) 손실로 인해 발생되는 누설을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자분리막에 의해 정해진 기판의 액티브 영역상에 패드 산화막을 형성하는 단계와, 패드 산화막과 소자분리막을 포함하는 기판의 일부를 식각하여 리세스 패턴을 형성하는 단계와, 리세스 패턴에 식각방지막을 채우는 단계와, 패드 산화막을 제거하는 단계와, 식각방지막을 제거하는 단계와, 리세스 패턴이 형성된 기판상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
패드 산화막, 소자분리막, 누설

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 3차원(3-Dimension) 게이트 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화됨에 따라, 평탄한 액티브 영역상에 게이트를 형성하는 플라나 게이트(planar gate) 공정은 게이트 채널 길이(gate channel length)가 감소되고, 이온주입도핑(implant doping) 농도가 증가함에 따라 전계(electric field) 증가에 의한 접합 누설전류(junction leakage)가 발생되어, 소자의 리프레시(refresh) 특성을 확보하기 어렵게 되었다.
이러한 한계를 극복하기 위하여, 입체적인 액티브 영역상에 게이트를 형성하는 3차원 게이트 공정이 도입되었다.
3차원 게이트 공정으로는, 게이트가 형성될 부위의 액티브 영역을 리세스시키고 그 상부에 게이트를 형성하는 리세스 게이트 (recess gate) 공정, 소자분리막을 리세스시키어 액티브 영역을 핀(fin) 형태로 돌출키고 그 위에 게이트를 형성하는 핀 게이트(fin gate) 공정, 리세스 게이트 공정과 핀 게이트 공정을 혼합한 새들 게이트(saddle gate) 공정이 사용되고 있다.
이러한 3차원 게이트 공정을 이용하면, 게이트 채널 길이를 증가시킬 수 있고, 이온주입도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 크게 개선되는 장점이 있다.
이하, 첨부된 도면을 참조하여 3차원 게이트 공정을 적용하는 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1은 일반적인 새들형 반도체 소자를 나타내는 평면도이고, 도 2 내지 도 6은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 일예로 도시한 새들형 반도체 소자의 공정 단면도들이다. 여기서, (a)는 도 1의 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이고, (b)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 기판(10)에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정하고, 액티브 영역(10A)상에 패드 산화막(12)을 형성한다.
이어서, 전체 구조 상부에 하드마스크막(13)을 형성하고, 하드마스크막(13)상에 포토레지스트를 도포한 다음, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 게이트가 형성될 부분(이하, '게이트 예정 부분'이라 함)을 오픈하는 리세스 마스크(recess mask, 14)를 형성한다. 도 1에서, 테두리를 두껍게 표시한 부분(R)이 리세스 마스크(14)에 의해 오픈되는 영역이다.
그 다음, 리세스 마스크(14)를 식각장벽으로 하드마스크막(13)을 식각한다.
이어서, 도 3에 도시된 바와 같이, 리세스 마스크(14)를 제거하고, 하드마스크막(13)을 식각장벽으로 이용한 리세스 형성용 식각 공정(이하, '리세스 식각 공정'이라 함)을 실시하여 패드 산화막(12) 및 소자분리막(11)을 포함한 기판(10)의 일부를 리세스시키어, 리세스 패턴(15)을 형성한다.
리세스 식각 공정시 산화막과 폴리실리콘막이 식각 선택비가 동일하게 하여, 산화막 계열로 이루어진 소자분리막(11)과 폴리실리콘으로 이루어진 액티브 영역(10A)이 동일한 깊이로 식각되도록 한다.
이어서, 도 4에 도시된 바와 같이, 하드마스크막(13)을 식각장벽으로 이용한 핀 형성용 식각 공정(이하, '핀 식각 공정'이라 함)을 실시하여, 소자분리막(11)을 일정 깊이로 리세스시키어, 새들형 핀(16)을 형성한다.
핀 식각 공정시 산화막과 폴리실리콘막 간의 식각 선택비를 최대한 높게 하여, 선택적으로 산화막으로 이루어진 소자분리막(11)을 식각한다. 이는, 하드마스크막(13)이 소자분리막(11)뿐만 아니라 액티브 영역(10A)을 오픈하는 구조를 갖기 때문에, 액티브 영역(10A)의 식각을 최소화하면서 소자분리막(11)을 리세스시키기 위함이다.
하드마스크막(13)에 의해 오픈되는 액티브 영역(10A)은 리세스 식각 공정시 1회만 식각되는 반면, 소자분리막(11)은 리세스 식각 공정 및 핀 식각 공정을 통해 2회 식각되므로, 리세스 패턴(15)은 액티브 영역(10A)에서보다 소자분리막(11)에서 더 깊게 형성된다.
하드마스크막(13)은 리세스 식각 공정 및 핀 식각 공정시 소모되어, 초기보 다 얇아진 두께를 갖게 된다.
이어서, 도 5에 도시된 바와 같이, 남아있는 하드마스크막(13)을 제거하고, HF 또는 BOE를 이용한 습식 식각 공정으로 패드 산화막(12)을 제거한다. 이때, 산화막 계열의 물질로 이루어진 소자분리막(11)도 리세스된다.
이어서, 도 6에 도시된 바와 같이, 기판(10) 전면에 표면 단차를 따라서 게이트 절연막(17)을 형성하고, 게이트 절연막(17) 상부에 게이트 도전막을 형성한 다음, 게이트 마스크(미도시)를 이용한 식각 공정으로 게이트 도전막을 패터닝하여 게이트 전극(100)을 형성한다.
그러나, 전술한 반도체 소자 제조방법은 패드 산화막(12) 제거시 소자분리막(11)의 버티컬 손실(vertical loss)이 과다해져 누설(leakage)이 발생되는 문제점이 있다.
이러한 문제점을 보다 구체적으로 살펴보면 다음과 같다.
3차원 게이트 공정을 통해 반도체 소자가 초미세 패턴화되는 과정에서 소자분리막(11)으로 사용되는 물질이 제약을 받게 되어, 갭필(gap fill) 특성은 좋으나 습식 식각율이 빠른 물질로 대체되고 있다.
이 과정에서, 도 5에 도시된 바와 같이 패드 산화막(12)을 제거하기 위한 습식 식각 공정시 소자분리막(11)이 손실되어 지며, 리세스 패턴(15) 하부 소자분리막(11)의 버티컬 손실이 과도하게 되어, 소자분리막(11)에 형성된 리세스 패턴(15)과 액티브 영역(10A) 사이에 존재하는 소자분리막(11)의 두께(D)가 얇아지게 된다.
따라서, 도 6에 도시된 바와 같이 게이트 전극(100)과 기판(10)간 거리가 확 보되지 않아, 소자 구동을 위해 게이트 전극(100) 및 기판(10)에 바이어스 인가시 소자분리막(11)이 얇아진 부분에 전계(electric field)가 집중되어, 누설(leakage)이 발생되고, 이에 따라 수율(yield)이 저하된다.
도면을 참조한 위의 설명에서는, 새들 게이트 공정에 대해서만 언급하였으나, 리세스 게이트 공정 및 핀 게이트 공정에서도 습식 식각 공정으로 패드 산화막(12)을 제거하고 있으며, 이에 따라 리세스 패턴(15)이 형성된 부위에서 소자분리막(11)의 버티컬 손실이 과도해져, 누설(leakage)이 발생되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패드 산화막 제거시 리세스 패턴 하부 소자분리막의 과도한 버티컬 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리막에 의해 정해진 기판의 액티브 영역상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막과 상기 소자분리막을 포함하는 상기 기판의 일부를 식각하여 리세스 패턴을 형성하는 단계와, 상기 리세스 패턴에 식각방지막을 채우는 단계와, 상기 패드 산화막을 제거하는 단계와, 상기 식각방지막을 제거하는 단계와, 상기 리세스 패턴이 형성된 상기 기판상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 핀 형성 공정 또는/및 리세스 형성 공정을 통해 형성된 리세스 패턴 내부에 식각방지막을 매립한 상태에서 패드 산화막을 제거함으로써, 패드 산화막 제거를 위한 습식 식각 공정시 식각방지막에 의해 리세스 패턴 하부 소자분리막이 보호되어, 소자분리막의 과다한 버티컬 손실을 방지할 수 있다.
따라서, 소자분리막의 과다한 버티컬 손실로 인해 유발되는 누설을 방지할 수 있으므로 수율을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 게이트전극이 완료된 상태의 새들형 반도체 소자의 평면도이고, 도 7 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 일예로 도시한 새들형 반도체 소자의 공정 단면도이다. 도 1의 평면도에 최종 대응되는 도면은 도 12의 단면도로서, 도 12 (a)는 도 1의 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도이고, 도 12 (b)는 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 도 7 내지 도 11는 도 12까지 제조되는 과정을 나타내는 것으로서, 설명의 편의상 도 12의 (a), (b) 부분과 대응되도록 도 7 내지 도 11 역시 (a) 및 (b)로 구분되어 있다.
도 1을 참조하면, 타원형 형상의 내부는 액티브영역(20A)이고, 그 외 부분 즉 타원형의 외곽 부분은 모두 소자분리영역(21)이다. 하나의 액티브 영역(20A)을 Y축으로 가로질러 2개의 게이트전극(200, 도면의 빗금부분) 라인이 형성된다. 물론 게이트전극(200)은 새들 게이트(saddle gate)로서, 테두리를 두껍게 표시한 부분(R)의 내부가 리세스 부분에 대응된다.
먼저, 도 1 및 도 7에 도시된 바와 같이, 기판(20)상에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(21)을 형성하여 액티브 영 역(20A)을 한정하고, 액티브 영역(20A)상에 패드 산화막(22)을 형성한다. 여기서, 패드 산화막(22)은 산화 공정으로 액티브 영역(20A)의 표면을 산화시키어, 형성할 수 있다.
이어서, 전체 구조 상부에 하드마스크막(23)을 형성하고, 하드마스크막(23)상에 포토레지스트를 도포한 다음, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 게이트 예정 부분을 오픈하는 리세스 마스크(24)를 형성한다. 하드마스크막(23)은 비정질 카본막으로 형성할 수 있다.
도 1에서, 테두리를 두껍게 표시한 부분(R)의 내부가 리세스 마스크(24)의 오픈영역이다.
그 다음, 리세스 마스크(24)를 식각장벽으로 하드마스크막(23)을 식각한다.
이때, MERIE 타입의 플라즈마 소스(plasma source)를 사용하는 장비에서 소오스 파워(source power) 및 바이어스 파워(bias power)를 인가한 상태에서 질소(N2) 및 산소(O2) 플라즈마를 화살표 방향으로 인가하여, 하드마스크막(23)을 건식 식각하도록 한다.
이어서, 도 8에 도시된 바와 같이, 리세스 마스크(24)를 제거하고, 포스트 세정(post cleaning) 공정을 실시한다.
그 다음, 하드마스크막(23)을 식각장벽으로 이용하여 패드 산화막(22)을 식각한 다음, 하드마스크막(23)을 식각장벽으로 이용한 리세스 식각 공정을 실시하여 소자분리막(21)을 포함한 기판(20)의 일부를 리세스시켜, 리세스 패턴(25)을 형성 한다.
패드 산화막(22)은 CFx 계열의 플라즈마 또는 CHFx 및 산소 플라즈마를 이용하여 건식 식각한다.
리세스 식각 공정시 산화막과 폴리실리콘막이 식각 선택비가 동일하게 하게 되도록, TCP/ICP 타입의 플라즈마 소오스를 사용하는 장비에서 소오스 파워 및 바이어스 파워를 인가에서 클로린(Chlorine)계 플라즈마와 브롬(Bromine)계 플라즈마를 화살표 방향으로 인가한 상태에서 진행한다.
따라서, 산화막 계열로 이루어진 소자분리막(21)과 폴리실리콘으로 이루어진 기판(20)이 동일한 깊이로 식각된다.
이어서, 도 9에 도시된 바와 같이, 하드마스크막(23)을 식각장벽으로 이용한 핀 식각 공정을 실시하여 소자분리막(21)을 일정 깊이로 리세스시키어, 새들형 핀(26)을 형성한다.
핀 식각 공정시 산화막과 폴리실리콘막 간의 식각 선택비를 최대한 높게 하여, 선택적으로 산화막으로 이루어진 소자분리막(21)을 식각한다. 이는, 하드마스크막(23)이 소자분리막(21)뿐만 아니라 액티브 영역(20A)의 일부를 오픈하는 구조를 갖기 때문에, 액티브 영역(20A)의 식각을 최소화하면서 소자분리막(21)을 리세스시키기 위함이다.
하드마스크막(23)에 의해 오픈되는 액티브 영역(20A)은 리세스 식각 공정시 1회만 식각되는 반면, 소자분리막(21)은 리세스 식각 공정 및 핀 식각 공정을 통해 2회 식각되므로, 리세스 패턴(25)은 액티브 영역(20A)에서보다 소자분리막(21)에서 더 깊은 깊이를 갖는다.
한편, 하드마스크막(23)은 리세스 식각 공정 및 핀 식각 공정시 소모되어, 초기보다 얇아진 두께를 갖게 된다.
이어서, 도 10에 도시된 바와 같이, 남아있는 하드마스크막(23)을 제거하고, 이후에 실시되는 패드 산화막(22) 제거시 리세스 패턴(25) 하부 소자분리막(21)의 과도한 버티컬 손실을 예방하기 위하여, 리세스 패턴(25) 내부에 식각방지막(27)을 매립한다.
이와 같이, 리세스 패턴(25) 내부에 식각방지막(27)을 매립하면, 식각방지막(27)에 의해 리세스 패턴(25) 하부의 소자분리막(21)이 보호되므로 후속 패드 산화막(22) 제거를 위한 습식 식각 공정시 리세스 패턴(25) 하부 소자분리막(21)의 과도한 버티컬 손실을 방지할 수 있다.
식각방지막(27)은 포토레지스트를 이용하여 형성할 수 있으며, 이 경우 리세스 패턴(25)이 매립되도록 전면에 포토레지스트를 도포하고, 포토레지스트에 대해 부분 노광을 진행하여 리세스 패턴(25)의 내부에만 포토레지스트를 잔류시키어 형성할 수 있다.
한편, 포토레지스트를 리세스 패턴(25) 내부에만 남기는 방법으로는 노광 공정 외에 건식 식각(dry etch) 공정, 부분 스트립 공정, 디스컴(descum) 공정을 사용할 수도 있다.
건식 식각 공정을 사용하는 경우, 페러데이 쉴드(Faraday shield)가 장착된 ICP 타입의 플라즈마 소오스를 이용하는 장비에서 압력을 50 내지 500mTorr, 소오 스 파워(source power)를 100 내지 1000W, 바이어스 파워(bias power)를 10 내지 500W로 인가한 상태에서 50 내지 500sccm의 유량을 갖는 산소 플라즈마를 인가하여 포토레지스트를 식각한다.
이외에도, MDS(Microwave Down Stream) 타입, ECR(Electron Cyclotron Resonance) 타입, HELICAL타입의 플라즈마 소스를 이용하는 장비에서 압력을 50 내지 500mTorr, 소오스 파워를 100 내지 1000W, 바이어스 파워를 10 내지 500W로 인가한 상태에서 50 내지 500sccm의 유량을 갖는 산소 플라즈마를 인가하여 포토레지스트를 식각할 수도 있다.
이어서, 도 11에 도시된 바와 같이, 식각방지막(27)을 마스크로 하는 습식 식각 공정으로 패드 산화막(22)을 제거한다. 이때, 에천트(etchant)로는 BOE 또는 HF를 사용할 수 있다.
이어서, 도 12에 도시된 바와 같이, 식각방지막(27)을 제거하고, 리세스 패턴(25)이 형성된 기판(20)의 표면상에 게이트 절연막(28)을 형성하고, 게이트 절연막(28) 상부에 게이트 도전막을 형성한 다음, 게이트 마스크(미도시)를 이용한 식각 공정을 실시하여 리세스 패턴(25) 상에 게이트 전극(200)을 형성한다.
상기에서 설명한 본 발명의 실시예에 따른 새들형 반도체 소자의 제조방법은 핀형 반도체 소자 및 리세스 게이트형 반도체 소자의 제조방법에도 그대로 적용할 수 있다. 즉, 핀 형성 공정 또는 리세스 형성 공정을 통해 형성되는 리세스 패턴(25) 내부에 식각방지막(27)을 채우고, 패드 산화막(22)을 제거함으로써, 식각방지막(27)에 의해 리세스 패턴(25)이 형성된 소자분리막(21)이 보호되어, 후속 패드 산화막(22) 제거를 위한 습식 식각 공정시 리세스 패턴(25) 하부 소자분리막(21)의 과다한 버티컬 손실을 방지할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1을 일반적인 반도체 소자의 구조를 나타내는 평면도.
도 2 내지 도 6은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들.
도 7 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판
20A : 액티브 영역
21 : 소자분리막
22 : 패드 산화막
23 : 하드마스크막
24 : 리세스 마스크
25 : 리세스 패턴
26 : 새들형 핀
27 : 식각방지막
28 : 게이트 절연막
200 : 게이트 전극

Claims (10)

  1. 소자분리막에 의해 정해진 기판의 액티브 영역상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막과 상기 소자분리막을 포함하는 상기 기판의 일부를 식각하여 리세스 패턴을 형성하는 단계;
    상기 리세스 패턴에 식각방지막을 채우는 단계;
    상기 패드 산화막을 제거하는 단계;
    상기 식각방지막을 제거하는 단계;
    상기 리세스 패턴이 형성된 상기 기판상에 게이트를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 식각방지막을 포토레지스트로 형성하는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 리세스 패턴에 포토레지스트를 채우는 단계는,
    상기 리세스 패턴이 채워지도록 전면에 포토레지스트를 도포하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 리세스 패턴에 포토레지스트를 채우는 단계는
    상기 리세스 패턴이 채워지도록 전면에 포토레지스트를 도포하는 단계;
    상기 포토레지스트에 대해 건식 식각을 진행하여 상기 리세스 패턴의 내부에만 상기 포토레지스트를 잔류시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 건식 식각 공정으로, 플라즈마 식각 공정을 사용하는 반도체 소자의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 플라즈마 식각 공정시 ICP 타입, MDS 타입, ECR 타입, HELICAL타입 중 어느 하나로 된 플라즈마 소오스를 사용하는 반도체 소자의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 플라즈마 식각 공정시 압력을 50 내지 500mTorr, 소오스 파워를 100 내지 1000W, 바이어스 파워를 10 내지 500W로 인가한 상태에서 산소 플라즈마를 인가하여 상기 포토레지스트를 식각하는 반도체 소자의 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 산소 플라즈마의 유량을 50 내지 500sccm의 범위로 사용하는 반도체 소자의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 리세스 패턴에 포토레지스트를 채우는 단계는,
    상기 리세스 패턴이 채워지도록 전면에 포토레지스트를 도포하는 단계;
    상기 포토레지스트에 대해 부분 스트립 공정을 진행하여 상기 리세스 패턴의 내부에만 상기 포토레지스트를 잔류시키는 단계
    를 포함하는 반도체 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 리세스 패턴에 포토레지스트를 채우는 단계는,
    상기 리세스 패턴이 채워지도록 전면에 포토레지스트를 도포하는 단계;
    상기 포토레지스트에 대해 디스컴 공정을 진행하여 상기 리세스 패턴의 내부에만 상기 포토레지스트를 잔류시키는 단계
    를 포함하는 반도체 소자의 제조방법.
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