CN107785247A - 金属栅极及半导体器件的制造方法 - Google Patents

金属栅极及半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种金属栅极及半导体器件的制造方法，通过原子层沉积工艺在金属导电层和底部抗反射层之间上形成氧化物隔离层，可以在去除图形化的光刻胶层和底部抗反射层的过程中，通过较高的刻蚀选择比来保证所述图形化的光刻胶层和底部抗反射层的去除效果，不会产生严重的光刻胶等刻蚀残留，同时可以阻挡该过程中的氢离子向下方的金属导电层和高K介质层中扩散，大大减少了形成的金属栅极结构内部的损伤和缺陷，改善器件的偏压温度不稳定性，提高器件的可靠性。

Description

金属栅极及半导体器件的制造方法
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种金属栅极及半导体器件的制造方法。
背景技术
金属-氧化物-半导体晶体管(MOS晶体管)是构成集成电路尤其是超大规模集成电路的主要器件之一。随着MOS晶体管尺寸的不断缩小，器件的物理极限对器件制备带来的影响也越来越大，器件的特征尺寸按比例缩小也变得更加困难，其中MOS晶体管及其电路制造领域由于二氧化硅栅介质层高度减小容易出现从多晶硅栅极向衬底的漏电问题。当前解决上述问题的方法是：在半导体器件中采用高K栅介质材料代替传统的二氧化硅栅介质，并使用导电金属作为栅电极，两者配合使用形成高K金属栅极结构(High-K Metal Gate)，以避免上述漏电问题，从而改善器件的性能。
现有的高K金属栅极结构常用后栅工艺(Gate-Last)形成，具体地，首先通过在去除虚拟栅极的器件表面依次沉积高K介质层和导电金属层(例如TiN、TaN等)；然后需要借助底部抗反射层(BARC)以及光刻胶层(PR)对沉积高K介质层和导电金属层进行光刻、刻蚀，以去除多余的部分，而仅在虚拟栅极的位置形成高K金属栅极，之后需要通过灰化工艺等去除BARC和PR，该过程中，通常会选择N2、H2混合气体来代替O2作为灰化气体，以避免O2灰化产生的副产物的等效氧化层厚度(Effective Oxide Thickness，EOT)对形成的金属栅极结构的电学可靠性影响。然而这种N2、H2混合气体的灰化工艺，一方面会导致严重的BARC残留；另一方面由于H离子的扩散而使得金属栅极结构产生损伤和缺陷，导致器件具有严重的偏压温度不稳定性(Bias Temperature Instability，简称BTI)问题。
发明内容
本发明的目的在于提供一种金属栅极及半导体器件的制造方法，能够避免 光刻胶剥离残留以及光刻胶剥离对高K介质层产生的损伤，从而提高器件性能。
为解决上述问题，本发明提出一种金属栅极的制造方法，包括：
提供半导体衬底，在所述半导体衬底表面依次形成高K介质层和金属导电层；
在所述金属导电层表面自下至上依次形成隔离层、底部抗反射层(BARC)以及图形化的光刻胶层，所述图形化的光刻胶的图形定义出了至少一个金属栅极的位置；
以所述图形化的光刻胶为掩膜，依次刻蚀所述底部抗反射层和隔离层，以将所述图形化的光刻胶的图形转移到所述隔离层中；
去除所述图形化的光刻胶层以及底部抗反射层，并以所述隔离层为掩膜对所述金属导电层进行刻蚀，以形成所述金属栅极；
去除所述隔离层。
进一步的，所述隔离层为通过原子层沉积工艺形成的氧化物。
进一步的，所述隔离层的沉积温度小于100℃，厚度为2nm～10nm。
进一步的，所述隔离层与所述底部抗反射层之间还依次有自下至上层叠的先进图形薄膜层(APF)和介质抗反射层(DARC)。
进一步的，以所述图形化的光刻胶为掩膜，采用氮气、氢气以及氨气混合气体作为主刻蚀气体来刻蚀所述底部抗反射层。
进一步的，刻蚀所述底部抗反射层时，氮气的流量为100sccm～1000sccm,氢气的流量为100sccm～1000sccm，氨气的流量为10sccm～200sccm，刻蚀腔压力为2mtorr～100mtorr，偏置功率为100W～1000W。
进一步的，以所述图形化的光刻胶为掩膜，采用硅钴镍(SiCONi)刻蚀工艺或者湿法腐蚀工艺刻蚀所述隔离层。
进一步的，所述硅钴镍(SiCONi)刻蚀工艺中，主刻蚀气体为氧气和碳氟系气体，所述氧气的流量为2sccm～50sccm，所述碳氟系气体的流量为5sccm～30sccm，刻蚀腔压力为10mtorr～30mtorr,偏置功率为0W～500W。
进一步的，所述湿法腐蚀工艺中，采用的湿法腐蚀液为稀释的氢氟酸(DHF)溶液，所述稀释的氢氟酸中的氢氟酸(HF)和去离子水的重量比为50:1～1000:1。
进一步的，采用氮气、氢气混合气体对所述图形化的光刻胶层以及底部抗 反射层进行灰化处理，以去除所述图形化的光刻胶层以及底部抗反射层。
进一步的，所述灰化处理过程中，氮气的流量为100sccm～1000sccm，氢气的流量为100sccm～500sccm，工艺温度为100℃～300℃。
进一步的，以所述隔离层为掩膜，采用SC1清洗液对所述金属导电层进行湿法刻蚀，以形成金属栅极，所述SC1清洗液中，氢氧化铵(NH4OH)、双氧水(H2O2)、去离子水(H2O)的体积比为1:1:4～3:2:8。
进一步的，采用氢氟酸湿法腐蚀工艺去除所述隔离层，所述氢氟酸湿法腐蚀工艺中的氢氟酸和去离子水的重量比为50:1～1000:1。
进一步的，提供半导体衬底的过程包括：
提供半导体基底，在所述半导体基底上形成有CMOS器件结构，所述CMOS器件结构包括虚拟栅极结构和有源区；
在包含所述CMOS器件结构的半导体基底表面上沉积层间介质层，并采用化学机械平坦化方式对所述层间介质层进行抛光，直到暴露出虚拟栅极结构顶部；
去除所述虚拟栅极结构，以在所述虚拟栅极结构的位置形成栅极沟槽。
进一步的，所述虚拟栅极结构包括二氧化硅栅介质层和虚拟栅极层；所述虚拟栅极层的材料为多晶硅、非晶硅、单晶硅、多晶锗、非晶锗、单晶锗或锗化硅。
进一步的，所述CMOS器件为鳍式场效应晶体管器件，所述半导体基底上形成有作为所述有源区的鳍片，所述虚拟栅极结构围绕在所述鳍片中作为沟道区的部分的顶部和侧壁上。
进一步的，所述提供半导体衬底的过程中，在形成所述虚拟栅极结构之后、沉积所述层间介质之前，还包括：
在所述虚拟栅极结构两侧的鳍片中形成源区和漏区；
在所述源区和漏区表面形成自对准硅化物，并在所述虚拟栅极结构表面形成接触刻蚀停止层，所述层间介质层沉积在所述接触刻蚀停止层表面上。
进一步的，在所述虚拟栅极结构两侧的鳍片中形成源区和漏区的步骤包括：
去除所述虚拟栅极结构两侧的部分厚度的鳍片，以形成源漏区外延区开口；
采用选择性外延技术在所述源漏区外延区开口中形成嵌入式源区和漏区。
进一步的，所述嵌入式源区和漏区的材料为磷硅或者碳硅，所述半导体器件为N型鳍式场效应晶体管器件；所述嵌入式源区和漏区的材料为锗硅或者掺硼的锗硅，所述半导体器件为P型鳍式场效应晶体管器件。
进一步的，所述高K介质层的材料包括氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氮氧化铪(HfON)、硅化铪(HfSi)、硅酸锆(ZrSiO4)、氧化钽(TaO)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钇(Y2O3)、铌酸铅锌(PbZnNbO3)、氧化铝(Al2O3)及氮化硅(Si3N4)中的至少一种。
进一步的，所述金属导电层的材料包括铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铪(Hf)、锆(Zr)、钽(Ta)、钌(Ru)、钯(Pd)、钴(Co)、钨(W)、金属氮化物、金属碳化物、金属硅化物、金属铝化物以及导电金属氧化物中的至少一种。
本发明还提供一种半导体器件的制造方法，包括上述的金属栅极的制造方法。
与现有技术相比，本发明的技术方案具有以下有益效果：
在所述金属导电层与底部抗反射层之间形成一隔离层，在将图形化的光刻胶的图形转移到所述隔离层中之后，且在对金属导电层进行刻蚀之前，去除所述图形化的光刻胶层以及底部抗反射层，由此利用隔离层来阻挡去除所述图形化的光刻胶层以及底部抗反射层的过程中的氢(H)离子等向金属导电层和高K介质层中扩散，大大减少了后续形成的金属栅极结构内部产生损伤和缺陷，进而防止高K介质层与半导体衬底界面产生缺陷电荷，避免器件的阈值电压和饱和漏极电流发生漂移，从而避免了器件的偏压温度不稳定性，大大提高了器件可靠性；在将图形化的光刻胶的图形转移到所述隔离层中之后，且在对金属导电层进行刻蚀之前，去除所述图形化的光刻胶层以及底部抗反射层，利用隔离层与底部抗反射层的高刻蚀选择比，来避免底部抗反射层等残留，之后利用隔 离层为掩膜对金属导电层进行刻蚀，同时利用隔离层与金属导电层之间的高刻蚀选择比来去除隔离层，不会对后续形成的金属栅极产生损伤，由此可以保证形成的金属栅极的关键尺寸，从而提高了器件性能。
附图说明
图1是本发明具体实施例的金属栅极的制造方法流程图；
图2A至2D是本发明具体实施例的金属栅极的制造过程中的器件结构剖面示意图；
图3是本发明具体实施例的半导体器件制造方法流程图；
图4A至4E是本发明具体实施例的半导体器件制造过程中的器件结构剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
请参考图1，本发明提供一种金属栅极的制造方法，包括以下步骤：
S11，提供半导体衬底，在所述半导体衬底表面依次形成高K介质层和金属导电层；
S12，在所述金属导电层表面自下至上依次形成隔离层、底部抗反射层(BARC)以及图形化的光刻胶层，所述图形化的光刻胶的图形定义出了至少一个金属栅极的位置；
S13，以所述图形化的光刻胶为掩膜，依次刻蚀所述底部抗反射层和隔离层，以将所述图形化的光刻胶的图形转移到所述隔离层中；
S14，去除所述图形化的光刻胶层以及底部抗反射层，并以所述隔离层为掩 膜对所述金属导电层进行刻蚀，以形成所述金属栅极；
S15，去除所述隔离层。
请参考图2A，在步骤S11中提供的半导体衬底100可以为先栅极(gate-first)工艺的半导体衬底，也可以为后栅极(gate-last)工艺的半导体衬底，只需该半导体衬底100上能够形成高K介质层101且处于待形成金属栅极的状态即可，因此，半导体衬底100可以选用以下所提到的材料中的至少一种构成：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，半导体衬底100还可以包括源极、漏极、栅极侧壁等结构，在所述半导体衬底100中还可以形成有各种阱(well)结构和隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，将半导体衬底100分为NMOS区和PMOS区，为了简化，图示中予以省略，且上述形成阱(well)结构、隔离结构、栅极结构等的工艺步骤已经为本领域技术人员所熟悉，在此不再详细加以描述。所述高K介质层101具有暴露在外的、接收用于形成金属栅极的金属导电层的覆盖的表面，所述高K介质层101可以根据现有技术中的任意方法选择合适的材料实现，较佳地，该高K介质层101的高电介质常数K值大于3.9，例如为氧化镧(LaO)、一氧化铝(AlO)、氧化铪(HfO)、氧化锆(ZrO)、氧化钡锆(BaZrO)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化铪镧(HfLaO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氮氧化铪(HfON)、硅化铪(HfSi)、硅酸锆(ZrSiO4)、氧化钽(TaO)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、氧化钇(Y2O3)、铌酸铅锌(PbZnNbO3)、氧化铝(Al2O3)及氮化硅(Si3N4)等，可以采用原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)形成。
请继续参考图2A，在步骤S11中，采用原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)在所述高K介质层101的表面上形成用于制作金属栅极的金属导电层102，该金属导电层102可以为单层结构，也可以为多层结构，可以包含一定厚度的功能材料层，例如，氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化铌(NbN)、氮化钒(VN)、氮化 钨(WN)、氮化硅钽(TaSiN)、氮化硅钛(TiSiN)等金属氮化物，或者碳化钽(TaC)、碳化钛(TiC)等金属碳化物，或者钛化铝(TiAl)等金属铝化物，或者硅化钴(CoSi)等金属硅化物。该金属导电层102还可以包含金属层，例如铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、铪(Hf)、锆(Zr)、钽(Ta)、钌(Ru)、钯(Pd)、钴(Co)、钨(W)、钛钨(TiWu)和镍铂(NiPt)中的一种或其组合。较佳的，该金属导电层102由至少一层功能材料层和至少一层金属层构成。
请继续参考图2A，在步骤S12中，首先，采用原子层沉积工艺在所述金属导电层102表面形成一隔离层103，所述隔离层103可以为二氧化硅、氧化铝、氧化钛、氧化钽等氧化物，其原子层沉积工艺温度小于100℃，例如为60℃或80℃，该温度可以避免隔离层103沉积过程中的反应物与金属导电层102发生反应，而影响界面特性。隔离层103的厚度为2nm～10nm，例如为4nm或6nm或8nm。利用原子层沉积工艺形成的隔离层103的均匀性和界面品质以及厚度能够得到精准控制，隔离层103与金属导电层102以及后续的底部抗反射层(BARC)104之间的界面特性，有利于后续底部抗反射层104的剥离以及隔离层103的剥离，能够在后续去除图形化的光刻胶层105以及底部抗反射层104的过程中，防止H离子在金属导电层102以及高K介质层101中扩散，避免了金属导电层102的功函数的漂移以及避免了高K介质层101受到的等离子体损伤，进一步提高器件的性能和良率。
在步骤S12中，形成隔离层103之后，在隔离层103上由下至上依次形成先进图形膜层(APF，未图示)、电介质抗反射层(DARC未图示)、底部抗反射层(BARC)104和图形化的光刻胶层105。图形化的光刻胶层105中的图形用来定义金属栅极的形状、大小和分布。先进图形膜层用于提高图形化的光刻胶层105的图形向隔离层103中转移的精度，可以通过化学气相沉积工艺形成，其材料可以为非晶碳层。先进图形膜层上的电介质抗反射层可以使用等离子体增强化学气相沉积(PECVD)方式生成，所述电介质抗反射层的材料包括含氮氧化硅(SiON)、碳掺杂氧化硅(SiCO)或者氮化硅(SiN)，可以用来吸收照射到其上的光线，改善在先进图形膜层中的第一图形以及隔离层103中的图形。电介质抗反射层的吸光效果越好，隔离层103中形成的图形越精准。在电介质 抗反射层上形成的底部抗反射层104的材料为有机材料，呈液态，具有很好的流动性，因此形成的底部抗反射层104具有较均匀的表面，在后续形成图形化的光刻胶层105并进行曝光的过程中，底部抗反射层104起到抗反射的作用，进一步确保后续形成的图形化的光刻胶层105具有较高的分辨率。形成底部抗反射层104的方法可以为：利用旋涂或喷涂等方法在电介质抗反射层上涂覆有机材料层，接着对有机材料层进行软烘形成底部抗反射层104。图形化的光刻胶层(PR)105定义了后续形成的金属栅极的形状以及关键尺寸，可以通过光刻胶旋涂或喷涂、显影、曝光等工艺形成，具体过程为本领域技术人员所知，在此不再赘述。
请参考图2B，在步骤S13中，以图形化的光刻胶层105为掩膜，采用多步刻蚀的方法来分别依次刻蚀底部抗反射层104、电介质抗反射层、先进图形膜层和隔离层103，以将图形化的光刻胶层105中的金属栅极的图案转移到隔离层103中。具体地，可以先以图形化的光刻胶层105为掩膜，以氮气、氢气以及氨气混合气体作为主刻蚀气体，采用等离子体刻蚀工艺刻蚀所述底部抗反射层104，将图形化的光刻胶层105中的金属栅极的图案转移到底部抗反射层104上，本实施例中，刻蚀所述底部抗反射层104的过程中，氮气的流量为100sccm～1000sccm，例如为300sccm、400sccm、550sccm、600sccm、700sccm、800sccm等；氢气的流量为100sccm～1000sccm，例如为200sccm、300sccm、400sccm、550sccm、600sccm、700sccm、800sccm等；氨气的流量为10sccm～200sccm，例如为50sccm、80sccm、100sccm、120sccm、150sccm、180sccm等；刻蚀腔压力为2mtorr～100mtorr，例如为4mtorr、10mtorr、15mtorr、25mtorr、35mtorr、45mtorr、55mtorr、65mtorr、75mtorr、85mtorr等；偏置功率为100W～1000W，例如为200W、300W、400W、500W、550W、600W、700W、750W、800W、900W等。然后，以CF4、CHF3等碳氟系为主刻蚀气体，采用等离子体刻蚀工艺刻蚀所述底部抗反射层104下方暴露出的电介质抗反射层和先进图形膜层；接着，采用SiCONi刻蚀工艺或者湿法腐蚀工艺刻蚀所述先进图形膜层下方暴露出的隔离层103。当采用所述SiCONi刻蚀工艺刻蚀隔离层103时，所述SiCONi刻蚀工艺的主刻蚀气体为氧气和碳氟系气体，其中，所述碳氟系气体包括CHF3、CH2F2、CH3F、CF4、C3F8、C4F6、C4F8和C5F8中的至 少一种，所述氧气的流量为2sccm～50sccm，例如为5sccm、8sccm、10sccm、20sccm、30sccm、40sccm等，所述碳氟系气体的流量为5sccm～30sccm，例如为6sccm、8sccm、10sccm、15sccm、20sccm、25sccm等，刻蚀腔压力为10mtorr～30mtorr，例如为12mtorr、15mtorr、20mtorr、25mtorr等；偏置功率为0W～500W，例如为10W、80W、100W、200W、350W、300W、350W、400W等。当采用所述湿法腐蚀工艺刻蚀隔离层103时，所述湿法腐蚀工艺中采用的湿法腐蚀液为DHF溶液，所述DHF溶液的HF和去离子水的重量比为50:1～1000:1，例如为100:1、120:1、150:1、200:1、500:1等等
请参考图2C，在步骤S14中，首先，可以采用氮气(NH3)、氢气(H2)混合气体对所述图形化的光刻胶层105以及底部抗反射层104进行灰化处理，以去除所述图形化的光刻胶层105、底部抗反射层104以及电介质抗反射层和先进图形膜层，以完全暴露出隔离层103表面。所述灰化处理过程中，氮气的流量为100sccm～1000sccm，例如为200sccm、300sccm、400sccm、550sccm、600sccm、700sccm、800sccm等，氢气的流量为100sccm～500sccm，例如为120sccm、150sccm、200sccm、250sccm、300sccm、350sccm、400sccm等，工艺温度为100℃～300℃，例如为120℃、150℃、200℃、250℃等。在去除隔离层103上方的所述图形化的光刻胶层105、底部抗反射层104等膜层的过程中，一方面，选择N2、H2混合气体来代替O2作为灰化气体，可以避免O2灰化产生的副产物的等效氧化层厚度(EffectiveOxideThickness，EOT)对后续形成的金属栅极结构的电学可靠性影响；另一方面，由于氧化物形成的隔离层103与其上方的膜层之间具有很好地界面分界特性以及较高的刻蚀选择比，因此可以保证所述图形化的光刻胶层105、底部抗反射层104等膜层的去除效果，不会产生严重的光刻胶去除残留，同时隔离层103的致密性可以阻挡该过程中的H离子向下方的金属导电层102和高K介质层101中扩散，避免后续形成的金属栅极结构产生损伤和缺陷，改善器件的偏压温度不稳定性，提高器件的可靠性。然后，在步骤S14中，在去除隔离层103上方的膜层后，以所述隔离层103为掩膜，采用SC1清洗液对所述金属导电层102进行湿法刻蚀，以形成金属栅极，所述SC1清洗液中，NH4OH、H2O2、H2O的体积比为1:1:4～3:2:8，例如为1:1:5、1:2:8、2:1:7等。
请参考图2D，在步骤S15中，可以采用DHF湿法腐蚀工艺去除所述隔离层102，所述DHF湿法腐蚀工艺中的氢氟酸(HF)和去离子水的重量比为50:1～1000:1，例如为100:1、120:1、150:1、200:1、500:1等。
需要说明的是，本实施例的金属栅极的制造方法，可以在具有NMOS区和PMOS区的半导体衬底100上制作所述PMOS区的金属栅极，此时步骤S11中图形化的光刻胶层105的图形定义的是PMOS区的金属栅极的形状、大小和分布，而NMOS区的底部抗反射层103、金属导电层102以及隔离层103均在相应的刻蚀过程中被去除。同样的，在具有NMOS区和PMOS区的半导体衬底100上制作所述NMOS区的金属栅极，此时步骤S11中图形化的光刻胶层105的图形定义的是NMOS区的金属栅极的形状、大小和分布，而PMOS区的底部抗反射层103、金属导电层102以及隔离层103均在相应的刻蚀过程中被去除。PMOS区的金属栅极和NMOS区的金属栅极区别在于金属导电层102的材质有所不同。
由上所述，本实施例提供的金属栅极的制造方法，通过原子层沉积工艺在金属导电层和底部抗反射层之间上形成氧化物隔离层，可以在去除图形化的光刻胶层和底部抗反射层的过程中，通过较高的刻蚀选择比来保证所述图形化的光刻胶层和底部抗反射层的去除效果，不会产生严重的光刻胶等刻蚀残留，同时可以阻挡该过程中的H离子向下方的金属导电层和高K介质层中扩散，大大减少了后续形成的金属栅极结构内部的损伤和缺陷，改善器件的偏压温度不稳定性，提高器件的可靠性。
实施例二
请参考图3，本实施例提供一种鳍式场效应晶体管(FinFET)器件的制造方法，包括以下步骤：
S21，提供半导体基底，在所述半导体基底上形成多个鳍片；
S22，形成围绕在所述鳍片的作为沟道区的部分的顶部和侧壁上的虚拟栅极结构；
S23，在所述虚拟栅极结构两侧的鳍片中形成源区和漏区；
S24，在所述源区和漏区表面形成自对准硅化物，并在所述虚拟栅极结构表面形成接触刻蚀停止层；
S25，在包含所述接触刻蚀停止层的器件表面上沉积层间介质层，并采用化学机械平坦化方式对所述层间介质层进行抛光，直到暴露出虚拟栅极结构顶部；
S26，去除所述虚拟栅极结构，以在所述虚拟栅极的位置形成栅极沟槽；
S27，在所述栅极沟槽的以及所述层间介质层的表面上依次形成高K介质层和金属导电层，所述金属导电层填满所述栅极沟槽(相当于实施例一的步骤S11)；
S28，采用上述的步骤S12至S15的金属栅极的制造方法，对所述金属导电层进行刻蚀，在所述栅极沟槽中形成金属栅极。
请参考图4A，在步骤S21中，提供的半导体衬底200，可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs(砷化镓)、InP(磷化铟)或SiC(碳化硅)等，还可以为叠层结构，例如Si/SiGe(硅/锗硅)等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。所述半导体衬底200上形成有凸起的多个鳍片201，鳍片201与所述半导体衬底200的连接方式可以是一体的，鳍部之间形成有隔离结构202，可以通过如下步骤来提供鳍片201及隔离结构202：
首先，在体硅的半导体衬底200上形成氮化硅的第一硬掩膜；而后，采用刻蚀技术，例如RIE(反应离子刻蚀)的方法，垂直刻蚀半导体衬底200至一定深度，从而形成了半导体衬底200上凸出的鳍片201。
接着，在半导体衬底200上的鳍片201之间填充二氧化硅、氮化硅、碳氧化硅等绝缘的隔离材料，并进行平坦化工艺，如进行化学机械平坦化，直至暴露出第一硬掩膜，而后，可以使用湿法腐蚀，如高温磷酸去除氮化硅的第一硬掩膜，并使用氢氟酸腐蚀去除一定厚度的隔离材料，保留部分的隔离材料在鳍片201之间，从而形成了隔离结构202。隔离结构202位于所述半导体衬底200表面且覆盖部分所述鳍片201侧壁，将所述半导体衬底200内的相邻鳍片隔离，隔离结构202可以为浅沟槽隔离结构(STI)。
形成所述鳍片201之后，可以对所述鳍片201进行离子掺杂，例如阱掺杂，阈值调整掺杂等，以调整形成的鳍式场效应晶体管的电学参数。
在本发明的其他实施例中，鳍片201与所述半导体衬底200的连接方式也 可以是分开的鳍片201之间形成有隔离结构202，具体地，先在半导体衬底200表面外延生长半导体层并刻蚀该半导体层而形成鳍片201，所述外延生长方法可以是MBE(分子束外延法)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀；然后，在所述半导体衬底200上沉积隔离材料，所述隔离材料覆盖鳍片201，并且填充满相邻所述鳍片201之间的凹槽；以所述鳍片201顶部作为研磨停止层，采用化学机械研磨工艺对所述隔离材料进行平坦化处理，形成与鳍片201顶部表面齐平的隔离材料层；然后，对所述隔离材料层进行回刻蚀，使所述隔离材料层的表面高度下降，形成表面低于鳍片201顶部表面的隔离结构202。
请继续参考图4A，在步骤S22中，可以先采用化学汽相淀积的方法在所述隔离结构202以及鳍片201上淀积虚拟栅极结构材料层；接着可以先在所述虚 拟栅极结构材料层表面形成图形化掩膜层，所述图形化掩膜层覆盖后续形成虚拟栅极结构的部分虚拟栅极结构材料层表面，定义了虚拟栅极的形状、大小和分布；然后，以所述图形化掩膜层为掩膜，刻蚀所述虚拟栅极结构材料层，以在鳍片201的部分表面上形成虚拟栅极结构203，即虚拟栅极结构203围绕在鳍片201的部分区域上，并覆盖该鳍片201区域的顶面以及侧面。虚拟栅极结构203为伪栅极，可以是单层的，也可以是多层的，在高K介质层和金属栅极(HKMG)的后栅形成工艺中，去除所述虚拟栅极结构203后，在所述虚拟栅极结构203的位置依次形成鳍式场效应晶体管的高K介质层和金属栅极。虚拟栅极结构203可以包括栅介质层(未图示)和栅电极层(未图示)，所述栅介质层的材料可以是高K介质材料，例如氧化铪、氧化锆、硅氧化铪或氧化铝等，用于后续被刻蚀而形成鳍式场效应晶体管的栅介质层，还可以是二氧化硅等介质材料，用于在后栅形成工艺去除而替换为高K介质材料；栅电极层可以包括聚合物材料、非晶硅、多晶硅、氮化钽或氮化钛。在本发明的其他实施例中，也可以直接采用金属材料作为栅电极层，后续刻蚀栅电极层形成金属栅极作为鳍式场效应晶体管的栅极。本实施例中，虚拟栅极结构203包括二氧化硅栅介质层和多晶硅虚拟栅极层，因此在后续的替换金属栅极的过程中，虚拟栅极结构203将全部被移除。
本实施例中，在形成虚拟栅极结构203之后，还在虚拟栅极结构203的侧 壁形成了侧墙204。具体地，在虚拟栅极结构203、隔离结构202以及鳍片201表面沉积侧墙材料，而后通过RIE(反应离子刻蚀)工艺刻蚀所述侧墙材料以形成侧墙204。侧墙204可以是单层结构，也可以是多层结构，其材料可以包含氮化硅、氧化硅、氮氧化硅、低K介质、高K介质中的至少一种。之后可以利用低能量、低剂量的倾斜离子，在所述侧墙204两侧的鳍片201中进行LDD(轻掺杂源漏区)离子注入，以形成LDD掺杂区。
请参考图4B和4C，图4B和4C是在图4A的基础上形成鳍式场效应晶体管的过程中，沿YY’方向的剖面结构示意图。在步骤S23中，以虚拟栅极结构203以及侧墙204为掩膜，刻蚀虚拟栅极结构203两侧的鳍片201，去除所述虚拟栅极结构203两侧的部分厚度的鳍片201，以形成源漏区外延区开口201a；然后采用选择性外延生长工艺在源漏区外延区开口201a中外延半导体层，同时进行原位掺杂，并进行激活，以形成嵌入式源区和漏区205，所述的选择性外延工艺可以为化学气相沉积或者分子束外延。嵌入式源区和漏区205一方面可以形成抬高的源区和漏区，扩大位于虚拟栅极结构203区域之外的鳍片201的面积，进而降低源/漏极的电阻，且有利于后续源区和漏区上导电插塞的形成，防止由于鳍片201体积过小而导致导电插塞与源区和漏区的接触不良，减小接触电阻；另一方面，还可以对虚拟栅极结构203下方的作为沟道区域的鳍片201产生应力作用，从而提高沟道区域内的载流子迁移率，提高鳍式场效应管的性能。在本实施例中，所述嵌入式源区和漏区205的材料为SiP(磷硅)或者SiC(碳硅)，用于N型FinFET，所述的SiP或者SiC中掺杂有磷、砷或锑等N型杂质。所述嵌入式源区和漏区305的材料为SiGe(锗硅)或者SiGeB(锗硼硅)，用于P型FinFET，所述的SiGe或者SiGeB硅中掺杂有硼、铟或镓等P型杂质。
在本发明的其他实施例中，也可以在形成侧墙204之后，通过向侧墙204两侧的鳍片201中进行源漏区离子注入，而形成源区和漏区。具体地，先利用低能量、低剂量的倾斜离子，直接在所述侧墙204两侧的鳍片201中进行LDD(轻掺杂源漏区)离子注入，形成LDD掺杂区；然后，利用中等能量或高等能量、低剂量的垂直离子，在LDD掺杂区下方的鳍片201中进行源漏区离子注入，以形成源区和漏区25。对P型FinFET而言，源漏区离子注入的离子为硼或氟化硼或铟或镓等。对N型FinFET而言，源漏区离子注入的离子为磷或砷或锑等。
请继续参考图4C，在步骤S24中，首先，可以在源区和漏区205的表面沉积钴(Co)、镍(Ni)或钛(Ti)等金属，然后进行退火处理，使沉积的金属与源区和漏区中的半导体元素反应，生成自对准的金属硅化物206，用于后续与源区和漏区的导电金属插塞接触，并降低接触电阻，在源区和漏区205表面形成自对准金属硅化物的过程中，当虚拟栅极结构203的虚拟栅极层的材料为多晶硅等半导体材质时，可以同时在虚拟栅极结构203顶部形成自对准金属硅化物。然后，在源区和漏区205、虚拟栅极结构203以及侧墙204表面沉积一层接触刻蚀停止层207，用于在后续去除虚拟栅极结构203时作为其余部分的保护层以及监控虚拟栅极结构203顶部的刻蚀停止点。在本发明的其他实施例中，，也可以省略金属硅化物206和接触刻蚀停止层207的制造步骤。
请参考图4D，在步骤S25中，首先，在接触刻蚀停止层207表面沉积层间介质层208，所述层间介质层208可以是低K介质材料、氧化硅、氮化硅或氮氧化硅等；然后，对沉积的层间介质层208进行顶部的化学机械平坦化(CMP)，直至暴露出虚拟栅极结构203的顶部。
请继续参考图4D，在步骤S26中，可以采用干法刻蚀工艺或者湿法刻蚀工艺去除所述虚拟栅极结构203，以形成栅极沟槽203a。当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体，还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。选用湿法蚀刻时，可以选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，同时严格控制该蚀刻过程的温度，在该步骤中蚀刻温度为20℃～80℃。
请继续参考图4E，在步骤S27中，首先，在栅极沟槽、层间介质层208以及接触刻蚀停止层207的表面上沉积一定厚度的高K介质层209，以用于制作金属栅极结构的栅介质层，高K介质层209的材料可以为氧化铪、氮氧化铪、氧化锆、氮氧化锆中的至少一种，形成方法可以为金属有机气相沉积、分子束外延沉积、化学气相沉积、物理气相沉积或者原子层沉积，其厚度仅能覆盖栅极沟槽的侧壁和底部一定厚度，不能完全填满栅极沟槽。然后，在高K介质层209的表面沉积金属导电层210，金属导电层210的沉积厚度能够完全填满栅极沟槽，沉积工艺为化学气相沉积、物理气相沉积或者原子层沉积，之后还可以通过化学机械平坦化工艺对金属导电层210进行顶部平坦化，使其表面平整。 金属导电层210优选为由功能材料层和金属层叠加而成的多层结构。所述功能材料层例如为氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化铌(NbN)、氮化钒(VN)、氮化钨(WN)、钛(Ti)、钽(Ta)、钽(Ta)、铝钛(TiAl)、碳化钽(TaC)、碳化钛(TiC))、氮化硅钽(TaSiN)、氮化硅钛(TiSiN)等中的一种或其组合。所述金属层例如为铝(Al)、铜(Cu)、镍(Ni)、铬(Cr)、钨(Wu)、钛(Ti)、钛钨(TiWu)、钽(Ta)和镍铂(NiPt)中的一种或其组合。
需要说明的是，在实际的FinFET器件制作过程中，步骤S21中半导体基底上通常会设置N型FinFET器件区域和P型FinFET器件区域，经过步骤S21至S27，N型FinFET器件区域和P型FinFET器件区域的栅极沟槽中通常都会沉积够高K介质层209和金属导电层210，然而，N型FinFET器件区域和P型FinFET器件区域待形成的FinFET器件的性质不同，因此需要的形成的金属栅极结构也不同，尤其是需要金属栅极结构中的金属导电层210的功能材料层不同。因此，在具有N型FinFET器件区域和P型FinFET器件区域的同一个半导体基底上，需要对有N型FinFET器件区域和P型FinFET器件区域的金属栅极结构进行分别制作，即在制造P型FinFET器件区域的金属栅极结构时，需要通过光刻和刻蚀工艺去除N型FinFET器件区域沉积的金属导电层。
因此，请继续参考图4E，在步骤S28中，依次执行实施例一的步骤S12至S15：S12，在所述金属导电层210表面自下至上依次形成隔离层、底部抗反射层(BARC)以及图形化的光刻胶层，所述图形化的光刻胶的图形定义出了至少一个器件区域的金属栅极的位置，例如一个P型FinFET的金属栅极的位置；S13，以所述图形化的光刻胶为掩膜，依次刻蚀所述底部抗反射层和隔离层，以将所述图形化的光刻胶的图形转移到所述隔离层中；S14，去除所述图形化的光刻胶层以及底部抗反射层，并以所述隔离层为掩膜对所述金属导电层210进行刻蚀，以形成所述器件区域的金属栅极；S15，去除所述隔离层。经过实施例一的步骤S12至S15的处理后，可以去除层间介质层207表面上多余的金属导电层，同时去除其他器件区域表面上多余的金属导电层，例如在P型FinFET器件区域形成金属栅极时，步骤S28可以去除N型FinFET器件区域的金属导电层。之后，可以以剩余的金属栅极为掩膜，对高K介质层209进行刻蚀，去除层间介质层207 表面上多余的部分，仅保留P型FinFET器件区域的栅极沟槽中的部分，以作为P型FinFET器件的金属栅极结构的栅介质层，即剩余的高K介质层209和剩余的金属导电层210正好填充在P型FinFET器件区域的栅极沟槽中，堆叠成为P型FinFET器件的金属栅极结构，以替代其原来的虚拟栅极结构。
之后，可以根据需要而去除所述层间介质层208以及接触刻蚀停止层207，或者直接利用所述层间介质层208及接触刻蚀停止层207进行源漏区的通孔刻蚀以及填充，以形成源区和漏区205上的金属导电插塞。
需要说明的是，本实施例以FinFET器件的制造为例，来说明如何将实施例一的金属栅极的制造方法应用到具体的半导体器件的制造过程中，显然，在本发明的其他实施例中，也可以将实施例一的金属栅极的制造方法应用到其他的半导体器件的制造过程中，并不仅仅限于FinFET器件。因此，本发明可以提供一种半导体器件的制造方法，包括以下过程：
提供半导体基底，在所述半导体基底上形成CMOS器件结构，所述CMOS器件结构包括虚拟栅极结构和有源区；
在包含所述CMOS器件结构的半导体基底表面上沉积层间介质层，并采用化学机械平坦化方式对所述层间介质层进行抛光，直到暴露出虚拟栅极结构顶部；
去除所述虚拟栅极结构，以在所述虚拟栅极的位置形成栅极沟槽；
在所述栅极沟槽以及所述层间介质层的表面上依次形成高K介质层和金属导电层，所述高K介质层覆盖在所述栅极沟槽的侧壁和底部以及所述层间介质层的表面上，所述金属导电层覆盖在所述高K介质层表面并填满所述栅极沟槽(相当于实施例一的步骤S11)；
采用上述的步骤S12至S15的金属栅极的制造方法，对所述金属导电层进行刻蚀，在所述栅极沟槽中形成金属栅极。
由上所述，本实施例提供的半导体器件的制造方法，通过本发明的金属栅极的制造方法，避免了光刻胶等的残留对金属栅极的刻蚀影响，大大减少了形成的金属栅极结构内部的损伤和缺陷，改善了器件的偏压温度不稳定性，提高了器件的可靠性。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明 的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (22)

1.一种金属栅极的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面依次形成高K介质层和金属导电层；
在所述金属导电层表面自下至上依次形成隔离层、底部抗反射层以及图形化的光刻胶层，所述图形化的光刻胶的图形定义出了至少一个金属栅极的位置；
以所述图形化的光刻胶为掩膜，依次刻蚀所述底部抗反射层和隔离层，以将所述图形化的光刻胶的图形转移到所述隔离层中；
去除所述图形化的光刻胶层以及底部抗反射层，并以所述隔离层为掩膜对所述金属导电层进行刻蚀，以形成所述金属栅极；
去除所述隔离层。
2.如权利要求1所述的金属栅极的制造方法，其特征在于，所述隔离层为通过原子层沉积工艺形成的氧化物。
3.如权利要求2所述的金属栅极的制造方法，其特征在于，所述隔离层的沉积温度小于100℃，厚度为2nm～10nm。
4.如权利要求1所述的金属栅极的制造方法，其特征在于，所述隔离层与所述底部抗反射层之间还依次有自下至上层叠的先进图形薄膜层和电介质抗反射层。
5.如权利要求1所述的金属栅极的制造方法，其特征在于，以所述图形化的光刻胶为掩膜，采用氮气、氢气以及氨气混合气体作为主刻蚀气体来刻蚀所述底部抗反射层。
6.如权利要求5所述的金属栅极的制造方法，其特征在于，刻蚀所述底部抗反射层时，氮气的流量为100sccm～1000sccm，氢气的流量为100sccm～1000sccm氨气的流量为10sccm～200sccm，刻蚀腔压力为2mtorr～100mtorr，偏置功率为100W～1000W。
7.如权利要求1所述的金属栅极的制造方法，其特征在于，以所述图形化的光刻胶为掩膜，采用硅钴镍刻蚀工艺或者湿法腐蚀工艺刻蚀所述隔离层。
8.如权利要求7所述的金属栅极的制造方法，其特征在于，所述硅钴镍刻蚀工艺中，主刻蚀气体为氧气和碳氟系气体，所述氧气的流量为2sccm～50sccm，所述碳氟系气体的流量为5sccm～30sccm，刻蚀腔压力为10mtorr～30mtorr，偏置功率为0W～500W。
9.如权利要求7所述的金属栅极的制造方法，其特征在于，所述湿法腐蚀工艺中，采用的湿法腐蚀液为稀释的氢氟酸溶液，所述稀释的氢氟酸中的氢氟酸和去离子水的重量比为50:1～1000:1。
10.如权利要求1所述的金属栅极的制造方法，其特征在于，采用氮气、氢气混合气体对所述图形化的光刻胶层以及底部抗反射层进行灰化处理，以去除所述图形化的光刻胶层以及底部抗反射层。
11.如权利要求10所述的金属栅极的制造方法，其特征在于，所述灰化处理过程中，氮气的流量为100sccm～1000sccm，氢气的流量为100sccm～500sccm，工艺温度为100℃～300℃。
12.如权利要求1所述的金属栅极的制造方法，其特征在于，以所述隔离层为掩膜，采用SC1清洗液对所述金属导电层进行湿法刻蚀，以形成金属栅极，所述SC1清洗液中，氢氧化铵、双氧水、去离子水的体积比为1:1:4～3:2:8。
13.如权利要求1所述的金属栅极的制造方法，其特征在于，采用氢氟酸湿法腐蚀工艺去除所述隔离层，所述氢氟酸湿法腐蚀工艺中的氢氟酸和去离子水的重量比为50:1～1000:1。
14.如权利要求1所述的金属栅极的制造方法，其特征在于，提供半导体衬底的过程包括：
提供半导体基底，在所述半导体基底上形成有CMOS器件结构，所述CMOS器件结构包括虚拟栅极结构和有源区；
在包含所述CMOS器件结构的半导体基底表面上沉积层间介质层，并采用化学机械平坦化方式对所述层间介质层进行抛光，直到暴露出虚拟栅极结构的顶部；
去除所述虚拟栅极结构，以在所述虚拟栅极结构的位置形成栅极沟槽。
15.如权利要求14所述的金属栅极的制造方法，其特征在于，所述虚拟栅极结构包括自下至上层叠的二氧化硅栅介质层和虚拟栅极层，所述高K介质层形成于所述栅极沟槽的侧壁和底部；所述虚拟栅极层的材料为多晶硅、非晶硅、单晶硅、多晶锗、非晶锗、单晶锗或锗化硅。
16.如权利要求14所述的金属栅极的制造方法，其特征在于，所述CMOS器件为鳍式场效应晶体管器件，所述半导体基底上形成有作为所述有源区的鳍片，所述虚拟栅极结构围绕在所述鳍片中作为沟道区的部分的顶部和侧壁上。
17.如权利要求16所述的金属栅极的制造方法，其特征在于，所述提供半导体衬底的过程中，在形成所述虚拟栅极结构之后、沉积所述层间介质之前，还包括：
在所述虚拟栅极结构两侧的鳍片中形成源区和漏区；
在所述源区和漏区表面形成自对准硅化物，并在所述虚拟栅极结构表面形成接触刻蚀停止层，所述层间介质层沉积在所述接触刻蚀停止层表面上。
18.如权利要求17所述的金属栅极的制造方法，其特征在于，在所述虚拟栅极结构两侧的鳍片中形成源区和漏区的步骤包括：
去除所述虚拟栅极结构两侧的部分厚度的鳍片，以形成源漏区外延区开口；
采用选择性外延技术在所述源漏区外延区开口中形成嵌入式源区和漏区。
19.如权利要求18所述的金属栅极的制造方法，其特征在于，所述嵌入式源区和漏区的材料为磷硅或者碳硅，所述半导体器件为N型鳍式场效应晶体管器件；所述嵌入式源区和漏区的材料为锗硅或者掺硼的锗硅，所述半导体器件为P型鳍式场效应晶体管器件。
20.如权利要求1所述的金属栅极的制造方法，其特征在于，所述高K介质层的材料包括氧化镧、一氧化铝、氧化铪、氧化锆、氧化钡锆、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化铪硅、氮氧化铪硅、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、氮氧化铪、硅化铪、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、铅钪钽氧化物、铌酸铅锌、氧化铝及氮化硅中的至少一种。
21.如权利要求1所述的金属栅极的制造方法，其特征在于，所述金属导电层的材料包括铝、铜、银、金、铂、镍、钛、铪、锆、钽、钌、钯、钴、钨、金属氮化物、金属碳化物、金属硅化物、金属铝化物以及导电金属氧化物中的至少一种。
22.一种半导体器件的制造方法，其特征在于，包括权利要求1至21中任一项所述的金属栅极的制造方法。
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