CN101924035A - 形成半导体元件及其栅极结构的方法 - Google Patents

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Abstract

本发明提供形成半导体元件及其栅极结构的方法，其包括多种含有高介电常数的栅极介电层的图案化金属栅极结构的形成方法。在一实施例中，可溶硬掩模层可作为图案化金属栅极的掩模单元。通过水或光致抗蚀剂显影液可将可溶硬掩模自基板上移除。在一实施例中，硬掩模层包含高介电常数的介电材料。在另一实施例中，保护层形成于光致抗蚀剂图案下。在剥除光致抗蚀剂的步骤中，保护层可保护基板上的一层或多层结构。与公知技术相较，上述方法改善光致抗蚀剂层的附着力。公知干灰化和/或湿蚀刻等工艺在移除光致抗蚀剂层和/或硬掩模层时，可能损伤金属栅极和/或高介电常数的栅极介电层的问题可通过上述方法改善。

Description

形成半导体元件及其栅极结构的方法
技术领域
本发明涉及集成电路元件，更特别涉及图案化集成电路元件的栅极结构。
背景技术
随着技术节点缩小，半导体工艺开始采用高介电常数的介电材料作为栅极介电层。与公知的氧化硅相较，高介电常数材料的特性在介电层较厚时，仍具有等效氧化厚度(EOTs)。与公知的多晶硅栅极结构相较，采用金属栅极结构的半导体工艺具有较低电阻。
然而上述采用高介电常数的介电材料及金属栅极的方法面临挑战。举例来说，公知的光刻工艺在图案化高介电常数的介电材料及金属栅极时将产生问题。公知移除掩模单元的方法(如干式灰化及湿式蚀刻工艺)会损伤其下的高介电常数的栅极介电层和/或金属栅极薄膜。此外，直接形成光致抗蚀剂特征于金属膜上再图案化光致抗蚀剂特征的方法也同样面临挑战。举例来说，光致抗蚀剂与金属之间的低附着力将会造成光致抗蚀剂剥离。
综上所述，目前亟需改良的方法以图案化金属栅极结构。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种形成半导体元件的方法，包括形成金属层于半导体基板上；形成可溶硬掩模层于金属层上，其中可溶硬掩模层溶于水或显影液中；图案化可溶硬掩模层以形成图案单元；以及以图案单元图案化金属层，以形成至少部分的金属栅极。
本发明也提供一种形成栅极结构的方法，包括形成栅极介电层于半导体基板上，其中栅极介电层包括第一高介电常数的介电材料；形成金属层于栅极介电层上；形成硬掩模层于金属层上，其中硬掩模层包括第二高介电常数的介电材料；图案化硬掩模层及金属层，其中图案化步骤将栅极介电层定义为第一部分及第二部分，且第一部分的栅极介电层位于硬掩模下，而第二部分的栅极介电层位于半导体基板的露出区域；以及移除对应第二部分的栅极介电层的硬掩模层及金属层。
本发明更提供一种形成半导体元件的方法，包括形成金属层于半导体基板上；形成保护层于金属层上；移除部分保护层，使保护层分为第一区域及第二区域，其中第一区域的保护层具有第一厚度而第二区域的保护层具有第二厚度，且第一区域的保护层位于光致抗蚀剂掩模单元下；移除光致抗蚀剂掩模单元后，移除半导体基板上的第二区域的保护层；以及以第一区域的保护层图案化金属层。
与公知技术相较，上述方法改善光致抗蚀剂层的附着力。公知干灰化和/或湿蚀刻等工艺在移除光致抗蚀剂层和/或硬掩模层时，可能损伤金属栅极和/或高介电常数的栅极介电层的问题可通过上述方法改善。
附图说明
图1为本发明一实施例中，以可溶硬掩模层形成栅极结构的方法的流程图；
图2、图3、图4a、图4b、图5、及图6为对应图1的不同步骤中半导体元件的剖视图；
图7为本发明一实施例中，以高介电常数的介电材料作为硬掩模层以形成栅极结构的方法的流程图；
图8-图11为对应图7中不同步骤的半导体元件的剖视图；
图12为本发明一实施例中，以保护层形成栅极结构的方法的流程图；以及
图13-图17为对应图12中不同步骤的半导体元件的剖视图。
上述附图中的附图标记说明如下：
100、700、1200～方法；102、104、106、108、110、112、114、702、704、706、708、710、712、714、716、718、1202、1204、1206、1208、1210、1212、1214、1216～步骤；202、802、1302～基板；204、804、1308～浅沟槽隔离；206、806、1304～第一有源区域；208、808、1306～第二有源区域；210、810、1310～栅极介电层；212～覆盖层；214、812、1312、1314～金属层；216、814～硬掩模层；218～光致抗蚀剂层；218a～曝光部分的光致抗蚀剂层；220～射线；300、600、1700～元件；302、816、1318～图案化光致抗蚀剂层；304、902～图案化硬掩模层；402、904、1602～金属栅极；404～图案化覆盖层；1102～图案化栅极介电层；1316～保护层；1402～图案化保护层；1502～掩模单元；tp1～第一厚度；tp2～第二厚度。
具体实施方式
本发明涉及形成集成电路元件的方法，更特别涉及图案化半导体元件的金属栅极(如集成电路的场效应晶体管元件)。可以理解的是，下述内容提供多种实施例以说明本发明的多种特征。为了简化说明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本发明。此外为了简化说明，本发明在不同附图中采用相同标记标示不同实施例的类似元件，但上述重复的标记并不代表不同实施例中的元件具有相同的对应关系。举例来说，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。下列实施例仅用以说明而非限缩本发明，若本发明未提及已知的高介电常数的介电层及金属栅极，本领域普通技术人员应可理解该些元件仍可应用于本发明中。
如图1所示，为一实施例以可溶硬掩模层形成栅极结构的方法100的流程图。图2、图3、图4a、图4b、图5、及图6为对应图1的方法100其不同步骤中半导体元件的剖视图。方法100可形成集成电路，或部分集成电路如静态随机存取存储器(SRAM)；和/或其他逻辑电路；无源元件如电阻、电容、及诱导器；与有源元件如p型沟道场效应晶体管(PFET)、N型沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元、上述的组合、和/或其他半导体元件。
首先进行方法100的步骤102以提供基板(如晶片)。如图2所示，提供基板202。在一实施例中，基板202包含结晶硅基板。为配合不同设计需求，基板202可包含不同的掺杂型态如P型基板或N型基板。在其他实施例中，基板202包含其他半导体元素如锗或碳。此外，基板202可为化合物半导体如碳化硅、砷化镓、砷化铟、或磷化铟。此外，基板202可视情况含有具压缩应力的外延层以提高性能，和/或含有绝缘层上硅(SOI)结构。此外，基板202可含有多种特征形成其上，比如有源区域、有源区域中的源极/漏极区、隔离区如浅沟槽隔离(STI)、和/或其他公知特征。浅沟槽隔离(STI)204可形成于基板202上，以隔离第一有源区域206及第二有源区域208。浅沟槽隔离204也可形成于基板202中。浅沟槽隔离204可为氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸玻离(FSG)、和/或低介电常数的介电材料。其他隔离方法和/或特征可用以取代或辅助上述的浅沟槽隔离。可采用反应性离子蚀刻(RIE)基板202以形成沟槽，以公知的沉积工艺将沟槽填入隔离材料后，再进行化学机械研磨(CMP)以形成上述浅沟槽隔离204。在一实施例中，第一有源区域206的部分基板202将形成PMOS元件，而第二有源区域208的部分基板202将形成NMOS元件。在其他实施例中，任何型态均可形成于上述区域中。
如图2所示，栅极介电层210及覆盖层212形成于基板202上。然而上述结构仍可能包含其他型态。栅极介电层210可进一步包含介面层及高介电常数的栅极介电层。介面层含有硅、氧、或氮。在一实施例中，介面层包含二氧化硅。介面层厚度约介于6至8埃，或其他合适厚度。介面层可由原子层沉积(ALD)和/或其他合适工艺形成。在一实施例中，栅极介电层210包含高介电常数材料如氧化铪(HfO2)。在其他实施例中，高介电常数的介电材料包含硅酸铪氧化物(HfSiO)、硅酸铪氮氧化物(HfSiON)、氧化铪钽(HfFaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、上述的组合、或其他合适材料。高介电常数的栅极介电层210的形成方式可为ALD、化学气相沉积(CVD)、和/或其他合适工艺。在一实施例中，高介电常数的栅极介电层其厚度约介于10至30埃。
覆盖层212其功函数可用以调整稍后形成的金属层(预定形成的金属栅极)的功函数。通过调整金属栅极的功函数，可使其适用于NMOS或PMOS的晶体管元件。覆盖层212可为铝或镧系为主的介电层，和/或其他合适组成。在一实施例中，可省略上述介面层和/或覆盖层212，和/或进一步形成其他合适的层于基板202上。
接着进行方法100的步骤104以形成金属层于基板上。金属层可进一步图案化以形成金属栅极，或金属栅极的一部分。在一实施例中，金属层的功函数需符合N型或P型的金属栅极的功函数。如图2所示，金属层214形成于基板202上。金属层214可包含一层或多层的Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和/或其他合适材料。金属层214可为物理气相沉积(PVD)、CVD、ALD、电镀法、和/或其他合适工艺所形成的一层或多层。具有功函数的金属层214可包含P型及N型的功函数金属材料。P型功函数材料可为钌、钯、铂、钴、镍、导电金属氧化物、和/或其他合适材料。N型功函数材料包括铪、锆、钛、钽、铝、金属碳化物(如碳化铪、碳化锆、碳化钛、及碳化铝)、铝化物、和/或其他合适材料。
接着进行方法100的步骤106以形成硬掩模层于基板上，且硬掩模层位于步骤104形成的金属层上。由于此硬掩模层为可溶，因此可由基板上移除。硬掩模层可溶于下列物质中至少一种：水、稀酸、或碱性溶液如显影液。如步骤110所述，当移除光致抗蚀剂层时，可临场溶解上述的可溶硬掩模层。硬掩模层的形成方法可为PVD、CVD、和/或其他工艺。硬掩模层的厚度约介于10至30埃。在一实施例中，硬掩模层的厚度为20埃。硬掩模层可为单层或多层结构。如图2所示，硬掩模层216形成于基板202上。不论硬掩模层216的组成为何，均可由水、弱酸、碱液如光致抗蚀剂显影液、和/或上述的组合移除。硬掩模层216可为多层结构。
在一实施例中，硬掩模层216包含可由水移除的介电材料组成，如含镧的介电材料La2O3。在一实施例中，硬掩模层216包含可由碱液移除的介电材料组成。碱液可为公知的光致抗蚀剂显影液如氢氧化四甲基铵(TMAH)的光致抗蚀剂显影液。可溶于碱液的介电材料组成可为含铝介电材料如Al2O3。
接着进行方法100的步骤108以形成光致抗蚀剂层于硬掩模层上。光致抗蚀剂层的形成方法可为旋涂法和/或其他合适方法。虽然附图中为正光致抗蚀剂，但本发明也可采用负光致抗蚀剂。如图2所示，形成光致抗蚀剂层218于硬掩模层216上。
接着进行方法100的步骤110以图案化光致抗蚀剂层及硬掩模层。图案化光致抗蚀剂层的方法为适当的公知工艺。以图2为例，以穿过光掩模的射线220对光致抗蚀剂层218进行曝光工艺。射线220可为紫外线，或其他射线如离子束、X光、超紫外线、深紫外线、及其他适当的射线。曝光后烘烤(PEB)可用来使照光的光致抗蚀剂聚合物分解。接着将具有分解后的聚合物的基板移至显影槽以溶解移除曝光部分的光致抗蚀剂。显影液一般为四甲基氢氧化铵，以浆状施加于光致抗蚀剂表面后显影曝光部分的光致抗蚀剂。接着可用去离子水冲洗基板以移除溶解的光致抗蚀剂聚合物，再进行干燥工艺如旋干法。
上述图案化光致抗蚀剂的步骤可同时和/或临场(in-situ)图案化硬掩模层216。在一实施例中，可通过碱液如显影液移除部分硬掩模层216。在此实施例中，当显影液施加至光致抗蚀剂层218并移除曝光部分的光致抗蚀剂层218a时，将会露出原来位于曝光部分的光致抗蚀剂层下的硬掩模层216。如此一来，接触显影液的硬掩模层216(比如位于曝光部分的光致抗蚀剂层218a下方的硬掩模层)将会溶于显影液中，并自基板上移除。如图3所示，上述步骤后形成的元件300将具有图案化光致抗蚀剂层304及图案化硬掩模层302。
在一实施例中，以水移除硬掩模层216。在此实施例中，显影液是用来移除曝光部分的光致抗蚀剂层218a，同时露出下方的硬掩模层216。在显影工艺后以水冲洗基板，和/或显影工艺本身即含有水。未被光致抗蚀剂层218a保护的硬掩模层216将溶于水中，并自基板202上移除。如如图3所示，上述步骤后形成的元件300将具有图案化光致抗蚀剂层304及图案化硬掩模层302。
接着进行方法100的步骤112以图案化金属层。图案化的金属层可形成金属栅极。在一实施例中，金属层为功函数金属。此外也可图案化金属层下的一层或多层。
在一实施例中，图案化的光致抗蚀剂层及图案化的硬掩模层将作为图案化金属层的掩模单元，如图4a所示。以图案化光致抗蚀剂层304及图案化硬掩模层302作为掩模元件，图案化金属层214及覆盖层212以形成金属栅极402及图案化覆盖层404。接着进行方法100的步骤114以移除光致抗蚀剂层。如图5所示，移除光致抗蚀剂层后留下图案化的硬掩模层302、金属栅极402、及图案化覆盖层404于基板202上。在一实施例中，更图案化露出的栅极介电层210。
在另一实施例中，方法100的步骤112将移除图案化光致抗蚀剂层，而图案化的硬掩模层将作为图案化金属层的掩模单元，如图4b所示。上述步骤将图案化光致抗蚀剂层304自基板202上移除，并保留图案化硬掩模层302作为移除部分金属层214的掩模单元。如图5所示，以图案化的硬掩模层302作为掩模单元，可形成金属栅极402及图案化覆盖层404于基板202上。在一实施例中，更图案化露出的栅极介电层210。
接着进行方法100的步骤116以移除硬掩模层。移除硬掩模层的方式可为湿蚀刻、干蚀刻、等离子体蚀刻、化学机械研磨(CMP)、和/或其他合适方法。在一实施例中，硬掩模层包含水溶性组成(如La2O3)并可由水冲法移除。在一实施例中，硬掩模层为可溶于碱液的组成如Al2O3，并可由碱液如显影液(TMAH)移除。
如图6的元件600所示，图案化硬掩模层302已被移除，留下栅极介电层210、图案化覆盖层404、及金属栅极402于基板202上。在一实施例中，更图案化栅极介电层210(移除第二有源区域208的栅极介电层)。金属栅极402可作为基板202中第一有源区域206的全部或部分的晶体管栅极。在一实施例中，当金属层214自第二有源区域208(可形成PMOS晶体管)移除后，金属栅极402为NMOS晶体管的金属栅极。
在完成方法100后可接着进行其他工艺，比如形成另一金属栅极于基板202的第二有源区域208(比如PMOS晶体管的金属栅极)。在一实施例中，可形成具有P型功函数的第二金属层于基板上。第二金属层顺应性地沉积于基板202上，包括沉积于金属栅极402上。接着进行CMP工艺以减少位于金属栅极402上的第二金属层。在一实施例中，金属栅极402上可能仍残留薄层的第二金属层，但已几乎不影响金属栅极402的功函数。此外，CMP工艺可平坦化第二金属层，使第二金属层的上表面与金属栅极402的上表面等高。如此一来，第二金属层将只保留于第二有源区域208。在一实施例中，如前所述的光刻工艺可用形成第二金属栅极于第二有源区域208中。
方法100可应用“栅极优先”或“栅极后制”的工艺。在栅极后制的方法中，先形成假性栅极(dummy gate)结构如牺牲多晶硅栅极于栅极介电层和/或功函数金属层上。接着移除假性栅极结构以形成沟槽，再填入金属以完成金属栅极。
与公知技术相较，上述的方法100改善光致抗蚀剂层的附着力。若直接形成光致抗蚀剂层于金属层上，两者之间的低附着力将造成光致抗蚀剂剥离。与此相较，方法100形成光致抗蚀剂层于硬掩模层上可改善附着力。此外，公知的硬掩模层在移除时可能会产生问题如氧化金属栅极、损伤金属栅极和/或高介电常数的介电层、和/或其他问题。本发明采用的可溶硬掩模可解决上述问题。
图7为本发明一实施例的形成栅极结构的方法700的流程图。方法700所形成的栅极结构含有高介电常数的介电材料。图8-图11为对应图7中不同步骤的半导体元件的剖视图。首先进行方法700的步骤702以提供基板。如图8所示，提供基板802。基板802与前述图2中的基板202实质上相同。浅沟槽隔离结构804与前述图2中的浅沟槽隔离204实质上相同，将基板202分隔为第一有源区域806及第二有源区域808。
接着进行方法700的步骤704以形成栅极介电层于基板上。栅极介电层可为高介电常数的介电材料。如图8所示，高介电常数的栅极介电层810与图2所示的栅极介电层210实质上相同。在一实施例中，在栅极介电层810下更具有介面层。介面层厚度约介于5至10埃。介面层含有硅、氧、氮、或其他合适材料。在一实施例中，介面层包含二氧化硅。
接着进行方法700的步骤706以形成金属层于基板上。金属层可进一步图案化以形成金属栅极，或金属栅极的一部分。在一实施例中，金属层包含N型或P型功函数的金属。如图8所示，金属层812形成于基板802上。金属层812与图2所示的金属层214实质上相同。举例来说，金属层812可采用多种金属形成单层或多层结构。
接着进行方法700的步骤708以形成硬掩模层于基板上。硬掩模层可为单层或多层结构。硬掩模层为高介电常数的介电材料，包含硅酸铪氧化物(HfSiO)、硅酸铪氮氧化物(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、上述的组合、或其他合适材料。高介电常数的栅极介电层210的形成方式可为ALD、CVD、和/或其他合适工艺。硬掩模层的组成可与步骤704形成的栅极介电层相同，或采用其他材料。在一实施例中，硬掩模层及栅极介电层的组成不同且具有不同的蚀刻比。如图8所示，形成硬掩模层814。硬掩模层814包含高介电常数的介电材料。在一实施例中，硬掩模层814的厚度约为12埃。硬掩模层814的厚度与栅极介电层810的厚度实质上相同。
接着进行方法100的步骤108以形成光致抗蚀剂层于硬掩模层上。光致抗蚀剂层的形成方法可为旋涂法和/或其他合适方法。虽然附图中为正光致抗蚀剂，但本发明也可采用负光致抗蚀剂。如图2所示，形成光致抗蚀剂层218于硬掩模层216上。
接着进行方法700的步骤710以形成图案化光致抗蚀剂层于基板上。首先以旋涂法、或其他合适方法形成光致抗蚀剂层。光致抗蚀剂层可为正型或负型。接着以公知的适当工艺图案化光致抗蚀剂层。举例来说，以穿过光掩模的射线对光致抗蚀剂层进行曝光工艺。射线可为紫外线，或其他射线如离子束、X光、超紫外线、深紫外线、及其他适当的射线。曝光后烘烤(PEB)可用来使照光的光致抗蚀剂聚合物分解。接着将具有分解后的聚合物的基板移至显影槽以溶解移除曝光部分的光致抗蚀剂。显影液一般为TMAH，以浆状施加于光致抗蚀剂表面后显影曝光部分的光致抗蚀剂。接着可用去离子水冲洗基板以移除溶解的光致抗蚀剂聚合物，再进行干燥工艺如旋干法。如图8所示，形成图案化光致抗蚀剂层816以定义后续形成的金属栅极。
接着进行方法700的步骤712以图案化硬掩模层。以步骤710形成的图案化光致抗蚀剂层作为掩模单元，可图案化硬掩模层。如图9所示，形成图案化硬掩模层902。
接着进行方法700的步骤714以图案化金属层。在一实施例中，在图案化硬掩模层时可同时或临场图案化金属层。图案化金属层所采用的掩模单元可包含图案化硬掩模层。金属层的图案化(蚀刻)所采用的掩模单元可包含图案化光致抗蚀剂层。移除部分金属层的方法可为湿蚀刻、干蚀刻、等离子体、和/或其他合适工艺。如图9所示，通过图案化金属层812可形成金属栅极904。
接着进行方法700的步骤716，将图案化光致抗蚀剂层自基板上移除。将图案化光致抗蚀剂层自基板移除(如剥除)的方法可为湿蚀刻、干蚀刻、干灰化、和/或其他合适工艺。如图10所示，移除图案化光致抗蚀剂层后只保留栅极介电层810、金属栅极904、及图案化硬掩模层902于基板802上。
接着进行方法700的步骤718以移除硬掩模层。在一实施例中，上述步骤也移除不位于金属栅极下方的栅极介电层。移除硬掩模层和/或栅极介电层的方式可为湿蚀刻、干蚀刻、等离子体、化学机械研磨(CMP)、和/或其他合适方法。硬掩模层及栅极介电层的蚀刻速率可实质上相同(即两者均采用相同的高介电常数组成)。在另一实施例中，仅移除部分厚度的栅极介电层。在此实施例中，金属栅极下的栅极介电层具有第一厚度，而基板上露出部分的栅极介电层则具有第二厚度(小于第一厚度)。
如图11所示，移除硬掩模层902及部分栅极介电层后可形成图案化栅极介电1102于金属栅极904下。基板露出部分如第二有源区域808上的栅极介电层被移除。在一实施例中，可形成含有金属栅极904的PMOS或NMOS元件于第一有源区域806，再形成另一PMOS或NMOS元件于第二有源区域808。
在完成方法700后可接着进行其他工艺，比如形成另一金属栅极于第二有源区域808(比如PMOS晶体管的金属栅极)。在一实施例中，可形成具有N型或P型功函数的第二金属层于基板上。第二金属层顺应性地沉积于基板802上，包括沉积于金属栅极904上。接着进行CMP工艺以减少位于金属栅极904上的第二金属层。在一实施例中，金属栅极904上可能仍残留薄层的第二金属层，但已几乎不影响金属栅极904的功函数。此外，CMP工艺可平坦化第二金属层，使第二金属层的上表面与金属栅极904的上表面等高。如此一来，第二金属层将只保留于第二有源区域808。在一实施例中，如前所述的光刻工艺可用形成第二金属栅极于第二有源区域808中。在第二金属层下可另外形成栅极介电层，或采用选择性移除硬掩模的步骤716中部分或全部保留的栅极介电层(如栅极介电层810)。
方法700可应用“栅极优先”或“栅极后制”的工艺。在栅极后制的方法中，先形成假性栅极(dummy gate)结构如牺牲多晶硅栅极于栅极介电层和/或功函数金属层上。接着移除假性栅极结构以形成沟槽，再填入金属以完成金属栅极。
与公知技术相较，上述的方法700改善光致抗蚀剂层的附着力。与光致抗蚀剂层及金属层之间的附着力相较，光致抗蚀剂层与高介电常数的介电材料所形成的硬掩模层之间的附着力较强。如此一来，将可减少光致抗蚀剂剥离(比如湿蚀刻工艺)。此外，公知干灰化和/或湿蚀刻等工艺在移除光致抗蚀剂层和/或硬掩模层时，可能损伤金属栅极和/或高介电常数的栅极介电层的问题也可通过上述方法改善。
图12为本发明一实施例形成栅极结构的方法1200的流程图。图13-图17为对应图12中不同步骤的半导体元件的剖视图。首先，方法1200的步骤1202提供基板。如图13所示，提供基板1302。基板1302与前述图2中的基板202实质上相同。基板1302具有浅沟槽绝缘1308将基板1302分隔成不同区域如PMOS区域及NMOS区域。基板1302也包含栅极介电层1310及金属层1312。适用于金属层1312的材料包含TaN、TaSIN、W、TaC、TaCN、TiAlN、Al、TiN、和/或其他合适材料。在一实施例中，金属层1312的厚度约介于10至200埃。栅极介电层1310可为高介电常数材料如HfO2、HfSiO、HfSiON、HfZrO、和/或其他合适材料。栅极介电层1310与图2所示的栅极介电层210实质上相同。在一实施例中，栅极介电层1310的厚度约介于10至30埃。
接着进行方法2100的步骤1204以形成金属栅极层于基板上。金属层的功函数需符合N型或P型的金属栅极的功函数。如图13所示，形成金属层1314。金属层1314与图2所示的金属层214实质上相同。在一实施例中，金属层1314的厚度约介于10至200埃。金属层1314可为单层或多层结构以形成全部或部分的金属栅极。
接着进行方法2100的步骤1206以形成保护层覆盖基板上的金属层。在一实施例中，保护层为氧化物如旋涂玻璃(SOG)、四乙氧硅烷(TEOS)、等离子体增强氧化物(由等离子体增强工艺如CVD形成的氧化物)、高深宽比工艺氧化物(HARP oxide)、和/或其他合适氧化物材料。在一实施例中，保护层为硅如多晶硅、非晶硅、和/或其他合适材料。如图13所示，形成保护层1316。在一实施例中，保护层1316的厚度约介于100至200埃。
接着进行方法1200的步骤1208以形成图案化光致抗蚀剂层于保护层上。首先以旋涂或其他合适方法形成光致抗蚀剂层。光致抗蚀剂层可为正光致抗蚀剂或负光致抗蚀剂。图案化光致抗蚀剂层的方法为适当的公知工艺。举例来说，可采用穿过光掩模的射线对光致抗蚀剂层进行曝光工艺。射线可为紫外线，或其他射线如离子束、X光、超紫外线、深紫外线、及其他适当的射线。曝光后烘烤(PEB)可用来使照光的光致抗蚀剂聚合物分解。接着将具有分解后的聚合物的基板移至显影槽以溶解移除曝光部分的光致抗蚀剂。显影液一般为四甲基氢氧化铵(TMAH)，以浆状施加于光致抗蚀剂表面后显影曝光部分的光致抗蚀剂。接着可用去离子水冲洗基板以移除溶解的光致抗蚀剂聚合物，再进行干燥工艺如旋干法。如图13所示，形成图案化光致抗蚀剂层1318以定义后续形成的金属栅极。
接着进行方法1200的步骤1210，采用图案化光致抗蚀剂层作为掩模单元以图案化保护层。未受掩模(即露出区域)的部分保护层将被移除。如此一来，不位于步骤1208所形成的图案化光致抗蚀剂层下(即露出区域)的保护层的厚度较薄。上述图案化保护层的步骤可为湿蚀刻。其他图案化保护层的步骤可为干蚀刻、等离子体蚀刻、和/或其他合适方法。如图14所示，形成图案化保护层1402。位于基板1302的露出区域(第二有源区域1306)的图案化保护层1402的厚度较薄。位于图案化光致抗蚀剂层1318下方的图案化保护层1402具有第一厚度tp1，而位于基板1302的露出区域的图案化保护层1402具有第二厚度tp2。在一实施例中，第一厚度tp1约介于100至2000埃之间。在一实施例中，第二厚度tp2约介于20至200埃之间。在又一实施例中，第二厚度tp2约介于30至50埃之间。
接着进行方法1200的步骤1212以移除露出区域的保护层及光致抗蚀剂层。此移除工艺包含湿蚀刻如硫酸-双氧水(SPM)和/或稀盐酸(DHF，浓度介于1∶50至1∶1000之间)。在一实施例中，进行SPM工艺后再进行DHF工艺。SPM的工艺时间约介于30秒至1分钟，而DHF工艺约介于10秒至3分钟，但可随需要增加或减少工艺时间。SPM和/或DHF工艺可有效移除含氧化物的保护层。在一实施例中，湿蚀刻工艺包含SPM及NH4OH(或TMAH)。上述组成可有效移除含硅的保护层如多晶硅或非晶硅。如图15所示，图案化光致抗蚀剂层1318及部分未受掩模的图案化保护层1402被移除后只保留部分保护层作为掩模单元1502。掩模单元1502可用以图案化金属层1314以形成部分或全部的金属栅极于第一有源区域1304上。
接着进行方法1200的步骤1214，采用保护层作为掩模单元以图案化金属层。图案化金属层后将作为全部或部分的金属栅极。图案化金属层的方法可为湿蚀刻、干蚀刻、等离子体蚀刻、和/或其他合适工艺。在一实施例中，采用氨水-双氧水(APM)以图案化金属层。如图16所示，形成金属栅极1602。金属栅极1602可作为基板132中第一有源区域1304的全部或部分的NMOS或PMOS晶体管栅极。在一实施例中，更图案化较下层的金属层1312和/或栅极介电层1310。
接着进行方法1200的步骤1216，将残留的保护层自基板上移除。移除保护层的方法可为湿蚀刻、干蚀刻、CMP、等离子体、和/或其他合适工艺。在一实施例中，采用含稀盐酸的湿蚀刻移除保护层。如图16及图17所示，移除掩模单元1502以形成元件1700。
在完成方法1200后可接着进行其他工艺，比如形成另一金属栅极于第二有源区域1306(比如PMOS晶体管的金属栅极)。在一实施例中，可形成具有N型或P型功函数的第二金属层于基板上。第二金属层顺应性地沉积于基板1302上，包括沉积于金属栅极1602上。接着进行CMP工艺以减少位于金属栅极1602上的第二金属层。在一实施例中，金属栅极1602上可能仍残留薄层的第二金属层，但已几乎不影响金属栅极1602的功函数。此外，CMP工艺可平坦化第二金属层，使第二金属层的上表面与金属栅极1602的上表面等高。如此一来，第二金属层将只保留于第二有源区域1306。在一实施例中，如前所述的光刻工艺可用形成第二金属栅极于第二有源区域1306中。
方法1200可应用“栅极优先”或“栅极后制”的工艺。在栅极后制的方法中，先形成假性栅极(dummy gate)结构如牺牲多晶硅栅极于栅极介电层上。接着移除假性栅极结构以形成沟槽，再填入金属以完成金属栅极。
与公知技术相较，上述的方法1200改善光致抗蚀剂层的附着力。与光致抗蚀剂层及金属层之间的附着力相较，光致抗蚀剂层与保护层之间的附着力较强。如此一来，将可减少光致抗蚀剂剥离(比如湿蚀刻工艺)。此外，公知干灰化及/或湿蚀刻等工艺在移除光致抗蚀剂层和/或硬掩模层时，可能损伤金属栅极和/或高介电常数的栅极介电层的问题也可通过上述方法改善。此外位于基板的第二有源区域1306的图案化保护层具有厚度tp2，可保护高介电常数的栅极介电层1310及金属层1314不受剥除图案化光致抗蚀剂层1318的工艺损伤。
虽然本发明已以数个较佳实施揭示露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种形成半导体元件的方法，包括：
形成一金属层于一半导体基板上；
形成一可溶硬掩模层于该金属层上，其中该可溶硬掩模层是溶于水或显影液中；
图案化该可溶硬掩模层以形成一图案单元；以及
以该图案单元图案化该金属层，以形成至少部分的金属栅极。
2.如权利要求1所述的形成半导体元件的方法，其中图案化该可溶硬掩模层的步骤包括以水或显影液移除部分该可溶硬掩模层。
3.如权利要求1所述的形成半导体元件的方法，还包括：
沉积一光致抗蚀剂层于该金属层上；
曝光该光致抗蚀剂层；以及
使用一显影液至曝光的该光致抗蚀剂层上，其中该显影液移除曝光部分的该光致抗蚀剂层与位于曝光部分的该光致抗蚀剂层下的该可溶硬掩模层。
4.如权利要求1所述的形成半导体元件的方法，还包括：
形成一高介电常数的栅极介电层于该金属层下。
5.一种形成栅极结构的方法，包括：
形成一栅极介电层于一半导体基板上，其中该栅极介电层包括一第一高介电常数的介电材料；
形成一金属层于该栅极介电层上；
形成一硬掩模层于该金属层上，其中该硬掩模层包括一第二高介电常数的介电材料；
图案化该硬掩模层及该金属层，其中该图案化步骤将该栅极介电层定义为第一部分及第二部分，且该第一部分的该栅极介电层位于该硬掩模下，而第二部分的该栅极介电层位于该半导体基板的一露出区域；以及
移除对应第二部分的该栅极介电层的该硬掩模层及该金属层。
6.如权利要求5所述的形成栅极结构的方法，其中该第一及第二高介电常数的介电材料实质上相同。
7.如权利要求5所述的形成栅极结构的方法，其中该第一及第二高介电常数的介电材料具有不同的蚀刻速率。
8.如权利要求5所述的形成栅极结构的方法，还包括：
沉积一光致抗蚀剂层于该硬掩模层上；
图案化该光致抗蚀剂层以形成一光致抗蚀剂掩模单元，其中图案化该硬掩模层及该金属层的步骤包括应用该光致抗蚀剂掩模单元；
剥除该光致抗蚀剂掩模单元后，再移除该硬掩模层。
9.一种形成半导体元件的方法，包括：
形成一金属层于一半导体基板上；
形成一保护层于该金属层上；
移除部分该保护层，使保护层分为第一区域及第二区域，其中第一区域的该保护层具有第一厚度而第二区域的该保护层具有第二厚度，且该第一区域的该保护层位于一光致抗蚀剂掩模单元下；
移除该光致抗蚀剂掩模单元后，移除半导体基板上的该第二区域的该保护层；以及
以第一区域的该保护层图案化该金属层。
10.如权利要求9所述的形成半导体元件的方法，还包括：
沉积一高介电常数的介电层于该半导体基板及该金属层之间。
11.如权利要求9所述的形成半导体元件的方法，其中该保护层包括一氧化物。
12.如权利要求9所述的形成半导体元件的方法，其中该保护层择自旋涂玻璃、四乙氧硅烷、等离子体增强氧化物、或高深宽比工艺氧化物。
13.如权利要求9所述的形成半导体元件的方法，其中该保护层包括硅。
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