CN105336690A - 半导体器件的制作方法 - Google Patents
半导体器件的制作方法 Download PDFInfo
- Publication number
- CN105336690A CN105336690A CN201410301168.6A CN201410301168A CN105336690A CN 105336690 A CN105336690 A CN 105336690A CN 201410301168 A CN201410301168 A CN 201410301168A CN 105336690 A CN105336690 A CN 105336690A
- Authority
- CN
- China
- Prior art keywords
- transistor
- layer
- metal gate
- conductivity type
- gate layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体器件的制作方法,在同一半导体衬底上形成均具有金属栅的第一导电类型的晶体管与第二导电类型的晶体管过程中,先去除第一导电类型晶体管的伪栅极层并填入金属栅极层,对该金属栅极层使用光刻胶覆盖,第二导电类型晶体管的伪栅极层被图案化光刻胶暴露,施以干法刻蚀以实现去除,在去除光刻胶残留物后,清洗半导体衬底,该清洗溶液中溶有臭氧。臭氧能对暴露的第一导电类型晶体管的金属栅极层表面进行氧化,生成一层致密氧化膜,该致密氧化膜一方面由于较薄,不会影响金属栅极层的电连接性,另一方面氧化膜由于比较致密,因而不会因为溶液的引入,与金属栅极层中的金属离子发生原电池反应,避免了该金属栅极层的腐蚀,提高了其电连接性能。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种半导体器件的制作方法。
背景技术
在半导体器件制造工艺中,P型金属氧化物半导体(PMOS)晶体管、N型金属氧化物半导体(NMOS)晶体管或由PMOS晶体管与NMOS晶体管共同组成的互补型金属氧化物半导体(CMOS)晶体管成为构成芯片的基本器件。
近年来,随着器件集成密度提高,器件特征尺寸不断减小。在器件特征尺寸不断减小过程中,传统的二氧化硅栅极绝缘层不断变薄,栅极向衬底的漏电流越来越严重。
为解决上述问题,现有技术出现了采用比二氧化硅具有更高介电常数的高介电常数材料(High-KMaterial),用以隔绝栅极与半导体衬底,大幅减小漏电量。同时,为了与高介电常数材料兼容,行业内出现了采用金属栅极替代多晶硅栅极作为栅极的解决方案,从而出现了新的晶体管栅极结构-金属栅堆叠结构。常见的金属栅堆叠结构自下而上包括:高介电常数材料层、功函数层、以及金属栅极层。
现有技术中,由于PMOS晶体管与NMOS晶体管的性能不同,因而需形成具有不同功函数层的金属栅堆叠结构,因此需要在不同的工艺步骤中形成功函数层及金属栅极层。常见的做法是先在半导体衬底上制作PMOS晶体管与NMOS晶体管的多晶硅栅极并以此作为伪栅极,接着先去除一个晶体管的多晶硅伪栅极,形成该晶体管的功函数层、金属栅极层,接着去除另一晶体管的多晶硅伪栅极极,形成该另一晶体管的功函数层、金属栅极层。
在实际研究中发现,采用上述方案制作的CMOS晶体管性能不可靠。
发明内容
本发明解决的问题是如何提高CMOS晶体管的性能可靠性。
为解决上述问题,本发明提供一种半导体器件的制作方法,包括:
提供半导体衬底,所述半导体衬底上形成有第一导电类型的晶体管以及具有伪栅极层的第二导电类型的晶体管,所述第二导电类型与第一导电类型相反,所述第一导电类型晶体管的栅极层至少包括金属栅极层,所述伪栅极层的材质为多晶硅;
在所述半导体衬底上形成暴露所述第二导电类型晶体管伪栅极层的图案化光刻胶,以所述图案化光刻胶为掩膜刻蚀去除相应第二导电类型晶体管的伪栅极层;
去除光刻胶残留物,并清洗所述半导体衬底,所述清洗采用的溶液里具有臭氧;
在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层。
可选地,所述第二导电类型的晶体管为NMOS晶体管,所述第一导电类型的晶体管为PMOS晶体管,或所述第二导电类型的晶体管为PMOS晶体管,所述第一导电类型的晶体管为NMOS晶体管。
可选地,去除所述光刻胶残留物采用NMP溶液。
可选地,所述溶液为去离子水或双氧水。
可选地,所述臭氧在溶液中的浓度范围为1ppm-100ppm。
可选地,在采用具有臭氧的溶液清洗所述半导体衬底后,采用去离子水清洗所述半导体衬底。
可选地,所述第一导电类型晶体管的栅极层还包括功函数层。
可选地,在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层包括:在所述沟槽内形成金属栅极层。
可选地,在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层包括:依次在所述沟槽内形成功函数层及金属栅极层。
可选地,所述第一导电类型晶体管为NMOS晶体管,其金属栅极层材质为铝钛;所述第二导电类型晶体管为PMOS晶体管,所述沟槽内形成的金属栅极层的材质为氮化钛。
可选地,所述第一导电类型晶体管为PMOS晶体管,其金属栅极层材质为氮化钛;所述第二导电类型晶体管为NMOS晶体管,所述沟槽内形成的金属栅极层的材质为铝钛。
可选地,所述第一导电类型晶体管为NMOS晶体管,其栅极层还包括功函数层,所述功函数层的材质为铝钛,金属栅极层材质为铝;所述第二导电类型晶体管为PMOS晶体管,所述沟槽内形成的功函数层的材质为氮化钛,金属栅极层材质为铝。
与现有技术相比,本发明的技术方案具有以下优点:1)在同一半导体衬底上形成均具有金属栅的第一导电类型的晶体管与第二导电类型的晶体管过程中,先去除第一导电类型晶体管的伪栅极层并填入金属栅极层,对该金属栅极层使用光刻胶覆盖,第二导电类型晶体管的伪栅极层被图案化光刻胶暴露,施以干法刻蚀以实现该伪栅极层的去除,在去除光刻胶残留物后,清洗半导体衬底,该清洗溶液中溶有臭氧,该臭氧能对暴露的第一导电类型晶体管的金属栅极层进行氧化,使其表面生成一层致密氧化膜,该致密氧化膜一方面由于较薄,不会影响金属栅极层的电连接性,另一方面氧化膜由于比较致密,因而不会因为溶液的引入,与金属栅极层中的金属离子发生原电池反应,避免了该金属栅极层的腐蚀,提高了其电连接性能。
2)可选方案中,不论是PMOS晶体管的金属栅极层还是NMOS晶体管的金属栅极层,清洗溶液中的臭氧都能在其表面形成一层致密氧化膜,防止其表面发生原电池反应,避免该金属栅极层的腐蚀,提高了其电连接性能。
3)可选方案中,去除光刻胶残留物采用N-甲基吡咯烷酮(NMP)溶液,上述NMP溶液对有机物的去除性能较佳,与灰化法去除光刻胶残留物相比,能避免已暴露的第一导电类型晶体管的金属栅极层的氧化。
4)可选方案中,臭氧所溶于的溶液为去离子水或双氧水,上述两种溶液不引入新的杂质离子。
5)可选方案中,研究表明,当臭氧的浓度为1ppm-100ppm时,生成的氧化膜最为致密。
6)可选方案中,不论是PMOS晶体管还是NMOS晶体管,其栅极层可以只包括金属栅极层,采用不同的金属栅极层材质调整功函数至PMOS晶体管与NMOS晶体管所需的范围内,例如对于PMOS晶体管,其金属栅极层材质为氮化钛,对于NMOS晶体管,金属栅极层的材质为铝钛。本方案中,金属栅极层即也起到功函数层的作用。
7)可选方案中,与6)可选方案不同的是,对于PMOS晶体管与NMOS晶体管,其栅极层均包括功函数层与金属栅极层,采用不同的功函数层与金属栅极层材质一起调整功函数至PMOS晶体管与NMOS晶体管所需的范围内,对于PMOS晶体管,例如其功函数层的材质为氮化钛,金属栅极层材质为铝,对于NMOS晶体管,功函数层的材质为铝钛,金属栅极层材质为铝。
附图说明
图1至图5是本发明一个实施例的半导体器件在制作过程中的结构示意图;
图6是本发明另一实施例的半导体器件在制作过程中的结构示意图;
图7至图8是本发明再一实施例的半导体器件在制作过程中的结构示意图。
具体实施方式
如背景技术中所述,现有的CMOS晶体管在制作过程中,容易出现性能不可靠的问题。针对上述问题,本发明人经过分析,发现其产生的原因是在去除另一晶体管的多晶硅伪栅时,为去除刻蚀残留物,需清洗半导体衬底,清洗半导体衬底时,会引入去离子水,此时由于第一导电类型晶体管的金属栅极层已经暴露出来,因而去离子水会在其表面与金属栅极层中的金属离子发生原电池反应,以金属栅极层为铝材质为例,反应方程式为:4Al+3O2+6H2O→4Al(OH)3↓,随着反应进行该金属栅极层逐渐被腐蚀,造成其电连接可靠性变差。基于上述分析,本发明在去除第二导电类型晶体管的伪栅极层时,采用暴露该伪栅极层的图案化光刻胶干法刻蚀实现,在去除光刻胶残留物后,清洗半导体衬底,该清洗溶液中溶有臭氧,该臭氧能对已暴露的第一导电类型晶体管的金属栅极层进行氧化,使其表面生成一层致密氧化膜,该致密氧化膜一方面由于较薄,不会影响金属栅极层的电连接性,另一方面氧化膜由于比较致密,因而不会因为溶液的引入,与金属栅极层中的金属离子发生原电池反应,避免了该金属栅极层的腐蚀,提高了其电连接性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1至图5为本发明一个实施例提供的半导体器件在制作过程中的结构示意图。以下结合图1至图5,详细介绍上述制作方法。
首先,如图1所示,提供半导体衬底10,所述半导体衬底10上具有第一区域101与第二区域102,所述第一区域101形成有PMOS晶体管11,所述第二区域102形成有具有伪栅极层的NMOS晶体管12。
具体地,半导体衬底10可以为硅、锗或绝缘体上硅(SOI),第一区域101与第二区域102通过浅沟槽隔离结构(STI)13隔开。
PMOS晶体管11的栅极结构包括:栅绝缘层111,以及位于栅绝缘层111上的栅极层112,该栅极层112为金属栅极层。栅绝缘层111为高K介电常数材料,材质例如为氧化哈或氮氧化铪硅,其形成方法例如为原子层沉积法(AtomLayerDeposition,ALD),物理气相沉积法(PhysicalVaporDeposition,PVD),化学气相沉积法(ChmicalVaporDeposition,CVD)等。金属栅极层的材质例如为氮化钛,用于将PMOS晶体管11的功函数调整至4.9eV~5.2eV。此外,PMOS晶体管11的栅极结构还包括:覆盖栅绝缘层111与栅极层112侧壁的侧墙113。该侧墙113的材质例如为氮化硅或氮氧化硅,其形成方法例如为回蚀。
NMOS晶体管12的栅极结构包括:栅绝缘层121,以及位于栅绝缘层121上的伪栅极层122,该伪栅极层122的材质为多晶硅。此外,NMOS晶体管12的栅极结构还包括:覆盖栅绝缘层121与栅极层122侧壁的侧墙123。
NMOS晶体管12的栅绝缘层121、侧墙123的材质及形成方法分别参照PMOS晶体管11的栅绝缘层121、侧墙123的材质及形成方法。
此外,PMOS晶体管11与NMOS晶体管12还包括源漏区(未图示),半导体衬底10上还有填充于两晶体管11、12的栅极结构之间的介电层(未标示),该介电层的表面与两晶体管11、12的栅极结构的顶部表面齐平。
接着,参照图2所示,在所述半导体衬底10上形成暴露NMOS晶体管12伪栅极层122的图案化光刻胶14,以所述图案化光刻胶14为掩膜刻蚀去除NMOS晶体管12的伪栅极层122,所形成结构参照图3所示。
上述形成图案化光刻胶14的步骤包括在PMOS晶体管11的栅极结构顶部表面、NMOS晶体管12的栅极结构顶部表面以及两者之间的介电层表面旋涂一层光刻胶,对该光刻胶采用掩膜板曝光、之后经显影形成。
以图案化光刻胶14为掩膜干法等离子体刻蚀去除NMOS晶体管12的伪栅极层122,干法刻蚀气体为含氟气体,例如为CF4。
干法刻蚀完毕后,参照图3所示,对应伪栅极层122的区域形成了沟槽15。此时,PMOS晶体管11的栅极结构顶部表面,以及介电层表面还存在光刻胶残留物14’。
之后,去除光刻胶残留物14’,并清洗所述半导体衬底10,所述清洗采用的溶液里具有臭氧,清洗完毕后的结构参照图4所示。
一个实施例中,光刻胶残留物14’的去除采用N-甲基吡咯烷酮(NMP)溶液,上述NMP溶液对有机物的去除性能较佳,与灰化法去除光刻胶残留物14’相比,能避免已暴露的PMOS晶体管11的金属栅极层的氧化。
之后,清洗所述半导体衬底10,上述清洗过程中能去除部分光刻胶残留物以及残留的NMP溶液,清洗采用的溶液为去离子水(DIW)或双氧水(H2O2),此外,去离子水或双氧水中溶解有臭氧(O3),该臭氧能对暴露的PMOS晶体管11的金属栅极层进行氧化,使其表面生成一层致密氧化膜112a,该致密氧化膜112a一方面由于较薄,不会影响金属栅极层的电连接性,另一方面氧化膜112a由于比较致密,因而不会因为溶液的引入,与金属栅极层中的金属离子发生原电池反应,避免了该金属栅极层的腐蚀,提高了其电连接性能。一个实施例中,该氧化膜112a的厚度为1nm~5nm。研究表明,当臭氧的浓度为1ppm-100ppm时,生成的氧化膜112a最为致密。
此外,研究表明,采用溶解有臭氧(O3)的去离子水或双氧水清洗半导体衬底10相比无臭氧的去离子水或双氧水清洗半导体衬底10,前者对NMP溶液残留物的去除效果较佳,大大减少了NMP溶液中的颗粒在PMOS晶体管11的金属栅极层以及介电层表面的残留。
上述采用溶解有臭氧(O3)的去离子水或双氧水清洗半导体衬底10后,再次采用去离子冲洗清洗半导体衬底10以去除臭氧残留物以及双氧水残留物。
可以理解的是,上述采用去离子水或双氧水的好处在于其不引入新的杂质,其它实施例中,上述溶解臭氧的溶液也可以为其它溶液,该溶液的残留物采用去离子再次冲洗加以去除。
之后参照图5所示,在去除伪栅极层122所形成的沟槽15(参照图4所示)内形成NMOS晶体管12的栅极层122’。
一个实施例中,栅极层122’为金属栅极层,材质为铝钛,用于将NMOS晶体管12的功函数调整至3.9eV~4.1eV。上述在沟槽15内形成栅极层122’包括在沟槽15内填入金属栅极层,并化学机械研磨去除沟槽15外多余的金属栅极层。
需要说明的是,其它实施例中,NMOS晶体管12的金属栅极层,以及PMOS晶体管11的金属栅极层的材质均可参照相应现有NMOS晶体管12、PMOS晶体管11的金属栅极层的材质,实现将功函数调整至NMOS晶体管12、PMOS晶体管11的需求即可。
上述实施例中,去除NMOS晶体管12的伪栅极层122后,清洗半导体衬底10过程中,PMOS晶体管11的金属栅极层已经暴露出来,因而采用溶有臭氧的去离子水或双氧水清洗半导体衬底10时,会在PMOS晶体管11的氮化钛金属栅极层顶部表面形成致密氧化膜112a。
图6所示本发明另一实施例提供的半导体器件在制作过程中的结构示意图。与图1至图5中半导体器件相比,区别在于,所提供的半导体衬底10的第一区域101形成有具有伪栅极层的PMOS晶体管11,所述第二区域102形成有NMOS晶体管12。可以理解的是,本实施例中,先去除NMOS晶体管12的伪栅极层并填充形成金属栅极层,后去除PMOS晶体管11的伪栅极层并填充形成金属栅极层,此时,去除PMOS晶体管11的伪栅极层后,清洗半导体衬底10过程中,NMOS晶体管12的金属栅极层已经暴露出来,因而采用溶有臭氧的去离子水或双氧水清洗半导体衬底10时,会在NMOS晶体管12的金属栅极层顶部表面形成致密氧化膜122a。此种情况下,考虑到PMOS晶体管11与NMOS晶体管12的功函数需要,NMOS晶体管12的金属栅极层材质为铝钛,PMOS晶体管11去除伪栅极层后所形成的沟槽15内填充的金属栅极层材质为氮化钛,采用溶有臭氧的去离子水或双氧水清洗半导体衬底10时,致密氧化膜122a会形成在铝钛表面。
图7与图8所示本发明再一实施例提供的半导体器件在制作过程中的结构示意图。从图7中可以看出,与图1中所提供的半导体衬底相比,第一区域101形成的PMOS晶体管11的栅极层112除了包括金属栅极层112b,还包括功函数层112c。一个实施例中,功函数层112c的材质为氮化钛,金属栅极层112b材质为铝。相应地,参照图8所示,去除NMOS晶体管12的伪栅极层122所形成的沟槽内填充的不仅为金属栅极层122b,还包括功函数层122c。金属栅极层122b与功函数层122c一起形成栅极层122’以调整功函数至NMOS晶体管12的需求范围。具体地,对于制作方法,先在沟槽内填充功函数层122c,后填充金属栅极层122b至填满该沟槽,化学机械研磨去除沟槽外多余的功函数层122c、金属栅极层122b。一个实施例中,功函数层122c的材质为铝钛,金属栅极层122b材质为铝。其它实施例中,功函数层122c与金属栅极层122b,以及功函数层112c与金属栅极层112b的材质均可参照相应现有NMOS晶体管12、PMOS晶体管11的功函数层与金属栅极层的材质,两者一起实现将功函数调整至NMOS晶体管12、PMOS晶体管11的需求即可。
除了上述区别,本实施例中,如何去除伪栅极层122、如何清洗半导体衬底10与前述实施例相同,在采用具有臭氧的去离子水或双氧水冲洗后,暴露的功函数层112c与金属栅极层112b表面形成致密氧化膜112a。
可以理解的是,对于由功函数层与金属栅极层一起调整功函数至NMOS晶体管12与PMOS晶体管11需求的方案,所提供的半导体衬底10也可以为:第一区域101形成有具有伪栅极层的PMOS晶体管11,第二区域102形成有NMOS晶体管12,NMOS晶体管12的栅极层包括功函数层122c与金属栅极层122b。可以理解的是,本实施例中,先去除NMOS晶体管12的伪栅极层122并填充形成功函数层122c与金属栅极层122b,后去除PMOS晶体管11的伪栅极层并填充形成功函数层112c与金属栅极层112b,此时,去除PMOS晶体管11的伪栅极层后,清洗半导体衬底10过程中,NMOS晶体管12的功函数层122c与金属栅极层122b顶部表面已经暴露出来,因而采用溶有臭氧的去离子水或双氧水清洗半导体衬底10时,会在NMOS晶体管12的功函数层122c与金属栅极层122b顶部表面形成致密氧化膜。本实施例中,致密氧化膜会形成在铝钛、以及铝暴露的表面。
本发明采用递进式写法,后一实施例仅描述与前一实施例的不同之处,因而,后一实施例中的相同或相似结构及其制作方法请参照前一实施例的相同或相似结构及其制作方法。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体器件的制作方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上形成有第一导电类型的晶体管以及具有伪栅极层的第二导电类型的晶体管,所述第二导电类型与第一导电类型相反,所述第一导电类型晶体管的栅极层至少包括金属栅极层,所述伪栅极层的材质为多晶硅;
在所述半导体衬底上形成暴露所述第二导电类型晶体管伪栅极层的图案化光刻胶,以所述图案化光刻胶为掩膜刻蚀去除相应第二导电类型晶体管的伪栅极层;
去除光刻胶残留物,并清洗所述半导体衬底,所述清洗采用的溶液里具有臭氧;
在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层。
2.根据权利要求1所述的制作方法,其特征在于,所述第二导电类型的晶体管为NMOS晶体管,所述第一导电类型的晶体管为PMOS晶体管,或所述第二导电类型的晶体管为PMOS晶体管,所述第一导电类型的晶体管为NMOS晶体管。
3.根据权利要求1或2所述的制作方法,其特征在于,去除所述光刻胶残留物采用NMP溶液。
4.根据权利要求1所述的制作方法,其特征在于,所述溶液为去离子水或双氧水。
5.根据权利要求1所述的制作方法,其特征在于,所述臭氧在溶液中的浓度范围为1ppm-100ppm。
6.根据权利要求1所述的制作方法,其特征在于,在采用具有臭氧的溶液清洗所述半导体衬底后,采用去离子水清洗所述半导体衬底。
7.根据权利要求1所述的制作方法,其特征在于,所述第一导电类型晶体管的栅极层还包括功函数层。
8.根据权利要求1所述的制作方法,其特征在于,在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层包括:在所述沟槽内形成金属栅极层。
9.根据权利要求1所述的制作方法,其特征在于,在去除伪栅极层所形成的沟槽内形成相应第二导电类型晶体管的栅极层包括:依次在所述沟槽内形成功函数层及金属栅极层。
10.根据权利要求8所述的制作方法,其特征在于,所述第一导电类型晶体管为NMOS晶体管,其金属栅极层材质为铝钛;所述第二导电类型晶体管为PMOS晶体管,所述沟槽内形成的金属栅极层的材质为氮化钛。
11.根据权利要求8所述的制作方法,其特征在于,所述第一导电类型晶体管为PMOS晶体管,其金属栅极层材质为氮化钛;所述第二导电类型晶体管为NMOS晶体管,所述沟槽内形成的金属栅极层的材质为铝钛。
12.根据权利要求9所述的制作方法,其特征在于,所述第一导电类型晶体管为NMOS晶体管,其栅极层还包括功函数层,所述功函数层的材质为铝钛,金属栅极层材质为铝;所述第二导电类型晶体管为PMOS晶体管,所述沟槽内形成的功函数层的材质为氮化钛,金属栅极层材质为铝。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410301168.6A CN105336690B (zh) | 2014-06-27 | 2014-06-27 | 半导体器件的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410301168.6A CN105336690B (zh) | 2014-06-27 | 2014-06-27 | 半导体器件的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105336690A true CN105336690A (zh) | 2016-02-17 |
CN105336690B CN105336690B (zh) | 2018-06-01 |
Family
ID=55287127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410301168.6A Active CN105336690B (zh) | 2014-06-27 | 2014-06-27 | 半导体器件的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105336690B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105845547A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
CN107680956A (zh) * | 2016-08-02 | 2018-02-09 | 中芯国际集成电路制造(北京)有限公司 | 静电放电esd保护器件以及保护电路的方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030221705A1 (en) * | 2002-05-30 | 2003-12-04 | Dong-Gyun Han | Method of cleaning semiconductor substrate |
US20080073700A1 (en) * | 2006-09-22 | 2008-03-27 | Lee Joo-Hyeon | Manufacturing method of flash memory device |
CN101901762A (zh) * | 2009-03-20 | 2010-12-01 | 台湾积体电路制造股份有限公司 | 用于形成金属栅极晶体管的方法 |
-
2014
- 2014-06-27 CN CN201410301168.6A patent/CN105336690B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030221705A1 (en) * | 2002-05-30 | 2003-12-04 | Dong-Gyun Han | Method of cleaning semiconductor substrate |
US20080073700A1 (en) * | 2006-09-22 | 2008-03-27 | Lee Joo-Hyeon | Manufacturing method of flash memory device |
CN101901762A (zh) * | 2009-03-20 | 2010-12-01 | 台湾积体电路制造股份有限公司 | 用于形成金属栅极晶体管的方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105845547A (zh) * | 2015-01-15 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
CN107680956A (zh) * | 2016-08-02 | 2018-02-09 | 中芯国际集成电路制造(北京)有限公司 | 静电放电esd保护器件以及保护电路的方法 |
CN107680956B (zh) * | 2016-08-02 | 2019-12-03 | 中芯国际集成电路制造(北京)有限公司 | 静电放电esd保护器件以及保护电路的方法 |
US10797044B2 (en) | 2016-08-02 | 2020-10-06 | Semiconductor Manufacturing International (Beijing) Corporation | Electrostatic discharge protection device and method |
Also Published As
Publication number | Publication date |
---|---|
CN105336690B (zh) | 2018-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104835838B (zh) | 具有不同宽度的栅极结构及其制造方法 | |
TWI416667B (zh) | 半導體元件及其製造方法 | |
US9041118B2 (en) | Replacement metal gate structure for CMOS device | |
US7939392B2 (en) | Method for gate height control in a gate last process | |
TWI395296B (zh) | 半導體裝置之製造方法 | |
US8222132B2 (en) | Fabricating high-K/metal gate devices in a gate last process | |
US8357603B2 (en) | Metal gate fill and method of making | |
US9040404B2 (en) | Replacement metal gate structure for CMOS device | |
CN102117745B (zh) | 半导体结构及其制造方法 | |
US8367515B2 (en) | Hybrid shallow trench isolation for high-k metal gate device improvement | |
US7915105B2 (en) | Method for patterning a metal gate | |
TWI409871B (zh) | 半導體元件之製法 | |
US20110227167A1 (en) | Reduced substrate coupling for inductors in semiconductor devices | |
JP2009302260A (ja) | 半導体装置及びその製造方法 | |
TWI658591B (zh) | 半導體元件及其製作方法 | |
CN105990114B (zh) | 半导体器件的形成方法 | |
CN102569144B (zh) | 一种通孔刻蚀方法 | |
US9349726B2 (en) | Semiconductor device fabrication method and structure | |
WO2004017418A1 (ja) | 半導体集積回路装置およびその製造方法 | |
CN105990116A (zh) | 一种制作半导体元件的方法 | |
CN105336690A (zh) | 半导体器件的制作方法 | |
US20110006378A1 (en) | Semiconductor Manufacturing Method Using Maskless Capping Layer Removal | |
CN105590861A (zh) | 晶体管的制造方法 | |
CN109755132B (zh) | 半导体装置以及其制作方法 | |
CN105826256B (zh) | Cmos晶体管的形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |