CN105990114B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供基底，第一区域部分基底上形成有第一伪栅，第二区域部分基底上形成有第二功函数层以及位于第二功函数层表面的牺牲层；采用干法刻蚀工艺刻蚀去除第一伪栅，且牺牲层表面暴露在干法刻蚀环境中；刻蚀去除牺牲层，在第二区域层间介质层内形成第二开口；形成覆盖于第一开口底部表面和侧壁表面、以及第二开口底部表面和侧壁表面的第一功函数层；形成覆盖于第一功函数层表面的第一金属栅极，第一金属栅极还填充满第一开口和第二开口。本发明去除了受到损伤的牺牲层，在第一区域形成第一金属栅极的同时，在第二区域形成第一金属栅极，优化了半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。
背景技术
目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，P type MetalOxide Semiconductor)管、N型金属氧化物半导体(NMOS，N type Metal OxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)管是构成芯片的主要器件。
随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。
然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是现有技术采用先形成第二金属栅极后形成第一金属栅极的工艺时，形成的半导体器件的电学性能差。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二功函数层以及位于第二功函数层表面的牺牲层，所述第一区域和第二区域基底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和牺牲层侧壁表面；采用干法刻蚀工艺刻蚀去除所述第一伪栅，在所述第一区域层间介质层内形成第一开口，且所述牺牲层表面暴露在所述干法刻蚀环境中；刻蚀去除所述牺牲层，在所述第二区域层间介质层内形成第二开口；形成覆盖于所述第一开口底部表面和侧壁表面、以及第二开口底部表面和侧壁表面的第一功函数层；形成覆盖于所述第一功函数层表面的第一金属栅极，所述第一金属栅极还填充满所述第一开口和第二开口，且所述第一金属栅极顶部与层间介质层顶部齐平。
可选的，所述牺牲层的材料为Al、非晶碳、多晶硅或氮化硅；所述第一金属栅极的材料为Cu、Al或W。
可选的，所述牺牲层的材料为Al，采用湿法刻蚀工艺刻蚀去除所述牺牲层。
可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸溶液中氢氟酸与去离子水的体积比为1:100至1:1000。
可选的，在形成所述第一开口之后，还包括步骤：对所述第一开口进行湿法清洗。
可选的，所述湿法清洗和湿法刻蚀工艺在同一道工艺步骤中进行。
可选的，在对所述第一开口进行湿法清洗之后，刻蚀去除所述牺牲层。
可选的，在形成所述第一开口之后，牺牲层内具有氯离子残留。
可选的，刻蚀去除所述第一伪栅的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
可选的，形成所述第二功函数层以及牺牲层的工艺步骤包括：所述第二区域部分基底上形成有第二伪栅，且所述层间介质层覆盖于第二伪栅侧壁表面；刻蚀去除所述第二伪栅，在所述第二区域层间介质层内形成第三开口；在所述第三开口底部和侧壁表面形成第二功函数层；在所述第二功函数层表面形成牺牲层，所述牺牲层填充满所述第三开口，且所述牺牲层顶部与层间介质层顶部齐平。
可选的，所述第一区域为NMOS区域，所述第二区域为PMOS区域；所述第一功函数层的材料为TiAl；所述第二功函数层的材料为TiN。
可选的，所述第一区域为PMOS区域，所述第二区域为NMOS区域；所述第一功函数层的材料为TiN；所述第二功函数层的材料为TiAl。
可选的，形成所述第一金属栅极的工艺步骤包括：形成覆盖于所述第一功函数层表面的金属膜，所述金属膜填充满第一开口和第二开口，且所述金属膜顶部高于层间介质层顶部表面；研磨去除高于层间介质层顶部表面的金属膜，形成所述第一金属栅极。
可选的，所述基底与第一伪栅之间形成有第一栅介质层；所述基底与第二功函数层之间形成有第二栅介质层。
可选的，所述第一栅介质层的材料为高k栅介质材料；所述第二栅介质层的材料为高k栅介质材料。
可选的，所述第一伪栅的材料为多晶硅、非晶碳或氮化硅。
可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域和第二区域的类型不同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，先在第二区域形成第二功函数层以及位于第二功函数层表面的牺牲层，然后采用干法刻蚀工艺刻蚀去除第一区域的第一伪栅，在第一区域层间介质层内形成第一开口，且牺牲层暴露在所述干法刻蚀环境中，导致牺牲层受到刻蚀损伤，牺牲层内的晶格缺陷增多，若不去除牺牲层，则在后续形成第一金属栅极的工艺过程中，牺牲层极易被腐蚀；而本发明中，刻蚀去除所述牺牲层，在所述第二区域层间介质层内形成第二开口；然后在第一开口底部表面和侧壁表面、以及第二开口底部表面和侧壁表面形成第一功函数层；接着，形成覆盖于第一功函数层表面的第一金属栅极，且第一金属栅极还填充满第一开口和第二开口。由于第二区域的第一金属栅极未经历刻蚀损伤，因此第二区域的第一金属栅极的性能优良，从而使得形成的半导体器件的电学性能优良。
并且，本发明中在形成第一区域的第一金属栅极的同时，在第二区域形成第一金属栅极，无需额外的工艺步骤，既提高了生产效率又减少的生产成本。
进一步，本发明在刻蚀第一伪栅以形成第一开口之后，才刻蚀去除牺牲层，因此避免了第二功函数层暴露在刻蚀第一伪栅的刻蚀环境中，使得第二功函数层保持良好的性能。
进一步，本发明在形成第一开口之后，对第一开口进行湿法清洗，提高第一开口的洁净度，为形成第一功函数层提供良好的界面性能。
进一步，本发明第一区域为NMOS区域、第二区域为PMOS区域，相应第一功函数层的材料为TiAl，第二功函数层的材料为TiN，使得形成的PMOS管的功函数层为第二功函数层和第一功函数层的叠加结构，且材料为TiAl的第一功函数层对PMOS管的功函数层的功函数值的影响较小，从而使PMOS管的功函数层的功函数值仍符合工艺要求。
进一步，本发明采用湿法刻蚀工艺刻蚀去除牺牲层，湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸溶液中氢氟酸和去离子水的体积比为1:100至1:1000，氢氟酸溶液对牺牲层的刻蚀速率非常快，而对第二功函数层以及层间介质层的刻蚀速率很小，从而防止第二功函数层以及层间介质层受到刻蚀损伤。
附图说明
图1至图4为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
图5至图13为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。
经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的功函数(WF，Work Function)层材料，使得NMOS管和PMOS管的金属栅极是先后形成的，而非同时形成NMOS管和PMOS管金属栅极。
在一个实施例中，参考图1，提供基底100，所述基底100包括PMOS区域以及NMOS区域；所述PMOS区域基底100上形成有第一伪栅111，所述NMOS区域基底100上形成有第二伪栅121，所述PMOS区域以及NMOS区域基底100上形成有层间介质层101，且所述层间介质层101覆盖于第一伪栅111侧壁以及第二伪栅121侧壁。
参考图2，刻蚀去除所述第一伪栅111(参考图1)，在PMOS区域层间介质层101内形成第一开口；在所述第一开口底部和侧壁表面形成第一功函数层112；在所述第一功函数层112表面形成第一金属栅极113，且所述第一金属栅极113填充满第一开口。
参考图3，形成覆盖于层间介质层101表面、第一金属栅极113表面以及第二伪栅121表面的初始硬掩膜层102。
参考图4，刻蚀所述初始硬掩膜层102(参考图3)形成覆盖于第一金属栅极113表面、以及PMOS区域层间介质层101表面的硬掩膜层103，所述硬掩膜层103暴露出NMOS区域层间介质层101以及第二伪栅121表面。
然后，以所述硬掩膜层103为掩膜，刻蚀去除第二伪栅121，在所述NMOS区域层间介质层101内形成第二开口；在所述第二开口底部表面和侧壁表面形成第二功函数层，所述第二功函数层的功函数值与第一功函数层的功函数值不同；在所述第二功函数层表面形成第二金属栅极，且所述第二金属栅极填充满第二开口。
采用上述方法，能够使得PMOS管和NMOS管的金属栅极的功函数不同，分别满足PMOS管和NMOS管对金属栅极功函数的要求。然而，采用上述方法形成的半导体器件中，PMOS管的性能低下从而造成半导体器件的电学性能整体低下。
随着半导体结构尺寸不断缩小，为了防止初始硬掩膜层102的厚度过厚而出现的图形坍塌的问题，采用金属材料作为初始硬掩膜层102的材料，常用的初始硬掩膜层102的材料为TiN。后续在形成第二开口之后需要刻蚀去除硬掩膜层103，通常采用干法刻蚀工艺刻蚀去除所述硬掩膜层103，且所述干法刻蚀工艺的刻蚀气体包括Cl2。所述第一金属栅极113的材料包括铜、铝或钨，例如，第一金属栅极113的材料可以包括铝；在刻蚀去除硬掩膜层103的过程中第一金属栅极113表面会暴露处理，因此Cl2进入第一金属栅极113内。当第一金属栅极113表面具有水分时，Cl2与铝会发生电化学反应，进而导致第一金属栅极113发生腐蚀，造成PMOS管的电学性能低下。
并且，刻蚀去除硬掩膜层103的工艺为干法刻蚀，且第一金属栅极113暴露在干法刻蚀环境中，使得第一金属栅极113的晶格受到损伤，第一金属栅极113的晶格缺陷变多，这也是导致PMOS管电学性能低下的原因之一。
通常的在形成第二开口之后会对第二开口进行湿法清洗，当第一金属栅极113暴露在湿法清洗环境中时，第一金属栅极113将被严重腐蚀，导致第一金属栅极113的厚度减小且表面平坦度差。
为此，本发明提供一种半导体器件的形成方法，采用干法刻蚀工艺刻蚀去除第一伪栅，在第一区域层间介质层内形成第一开口，且牺牲层表面暴露在干法刻蚀环境中；刻蚀去除牺牲层，在第二区域层间介质层内形成第二开口；然后形成覆盖于第一开口底部表面和侧壁表面、以及第二开口底部表面和侧壁表面的第一功函数层；接着形成覆盖于第一功函数层表面的第一金属栅极，所述第一金属栅极还填充满第一开口和第二开口，且所述第一金属栅极顶部与层间介质层顶部齐平。本发明刻蚀去除性能差的牺牲层，在第一区域形成第一金属栅极的同时，在第二区域也形成第一金属栅极，第二区域的第一金属栅极未经历过干法刻蚀工艺，且不存在氯离子残留，因此第二区域的第一金属栅极性能良好，从而提高形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图5，提供基底200，所述基底200包括第一区域I和第二区域II，所述第一区域I部分基底200上形成有第一伪栅212，所述第二区域II部分基底200上形成有第二伪栅222，所述第一区域I和第二区域II基底200表面形成有层间介质层201，且所述层间介质层201还覆盖于第一伪栅212侧壁表面和第二伪栅222的侧壁表面。
所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或镓化铟；所述基底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底200的材料为硅。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。所述第一区域I和第二区域II的区域类型不同，当所述第一区域I为NMOS区域时，所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明，后续在NMOS区域形成NMOS管，在PMOS区域形成PMOS管。
所述基底200内还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构的填充材料为氧化硅、氮化硅或氮氧化硅。
所述第一伪栅212的材料为多晶硅、氮化硅或非晶碳；所述第二伪栅222的材料为多晶硅、氮化硅或非晶碳。本实施例中，所述第一伪栅212的材料为多晶硅，第二伪栅222的材料为多晶硅。
本实施例中，第一伪栅212与基底200之间还形成有第一栅介质层211，第二伪栅222与基底200之间还形成有第二栅介质层221，其中，第一栅介质层211的材料为高k栅介质材料，第二栅介质层221的材料为高k栅介质材料，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，例如，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
在其他实施例中，所述第一栅介质层和第二栅介质层也可以为伪栅介质层，后续在刻蚀去除第一伪栅的同时刻蚀去除第一栅介质层，在刻蚀去除第二伪栅的同时刻蚀去除第二栅介质层；然后，在形成第一金属栅极之前，重新形成第一高k栅介质层，在形成牺牲层之前，重新形成第二高k栅介质层。
本实施例中，所述层间介质层201的材料为氧化硅。所述层间介质层201、第一伪栅212与第二伪栅222顶部表面齐平。
在一个具体实施例中，形成第一栅介质层211、第一伪栅212、第二栅介质层221、第二伪栅222以及层间介质层201的工艺步骤包括：在所述基底200表面形成栅介质膜、以及位于栅介质膜表面的伪栅膜；图形化所述伪栅膜，形成位于第一区域I部分基底200表面的第一栅介质层211、以及位于第一栅介质层211表面的第一伪栅212，形成位于第二区域II部分基底200表面的第二栅介质层221、以及位于第二栅介质层221表面的第二伪栅222；然后，在第一区域I和第二区域II基底200表面形成层间介质层201，所述层间介质层201覆盖于第一伪栅212侧壁表面以及第二伪栅222侧壁表面；平坦化所述层间介质层201，直至层间介质层201顶部与第一伪栅212、第二伪栅222顶部齐平。
参考图6，刻蚀去除所述第二伪栅222(参考图5)，在第二区域II层间介质层201内形成第三开口230。
采用干法刻蚀工艺刻蚀去除所述第二伪栅222，干法刻蚀工艺的刻蚀气体包括CF4、HBr、Cl2、HCl、O2、CHF3、NF3或SF6中的一种或几种。
在一个实施例中，刻蚀去除所述第二伪栅222的工艺步骤包括：在所述第一区域I层间介质层201表面以及第一伪栅212表面形成掩膜层，所述掩膜层暴露出第二区域II层间介质层201表面以及第二伪栅222表面；以所述掩膜层为掩膜，刻蚀去除所述第二伪栅222；去除所述掩膜层。
本实施例中，刻蚀去除第二伪栅222的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
参考图7，在所述第三开口230(参考图6)底部和侧壁表面形成第二功函数层223；在所述第二功函数层223表面形成牺牲层224，且所述牺牲层224填充满所述第三开口230，所述牺牲层224顶部与层间介质层201顶部齐平。
为了改善第二栅极结构的功函数以提高PMOS管的驱动性能，所述第二功函数层223的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。第二功函数层223的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种；所述牺牲层224的材料为Al。
本实施例中，第二功函数层223的材料为TiN，牺牲层224的材料为Al，采用物理气相沉积工艺形成所述第二功函数层223以及牺牲层224。第二功函数层223与基底200之间还形成有第二栅介质层221。
所述第二区域II部分基底200上形成有第二功函数层223、以及位于第二功函数层223表面的牺牲层224，且所述层间介质层201覆盖于牺牲层224侧壁表面。
第二区域II形成的PMOS管的第二栅极结构包括：第二栅介质层221、位于第二栅介质层221表面的第二功函数层223、以及位于第二功函数层223表面的牺牲层224。
在一个具体实施例中，形成所述第二功函数层223以及牺牲层224的工艺步骤包括：在所述层间介质层201表面、第三开口230底部表面和侧壁表面形成第二功函数膜；在所述第二功函数膜表面形成第二金属栅膜，且所述牺牲膜填充满第三开口230；研磨去除高于层间介质层201顶部表面的牺牲膜以及第二功函数膜，形成所述第二功函数层223以及位于第二功函数层223表面的牺牲层224。
采用物理气相沉积工艺以及研磨工艺，形成所述第二功函数层223以及牺牲层224。
本实施例中，所述牺牲层224的材料为金属栅极材料。在其他实施例中，由于后续会刻蚀去除牺牲层224，因此所述牺牲层224的材料也可以为多晶硅、非晶碳或氮化硅。
参考图8，采用干法刻蚀工艺刻蚀去除所述第一伪栅212(参考图7)，在所述第一区域I层间介质层201内形成第一开口205，且所述牺牲层224表面暴露在所述干法刻蚀环境中。
由于后续会刻蚀去除牺牲层224，因此无需考虑牺牲层224受到的刻蚀损伤，因此本实施例中不需要形成刻蚀去除第一伪栅212的硬掩膜层，从而简化了工艺步骤，降低了半导体生产成本。
而现有技术中，先形成第二金属栅极后形成第一金属栅极时，为了避免刻蚀去除第一伪栅的工艺对第二金属栅极造成损伤，需要形成覆盖于第二金属栅极表面的硬掩膜层；并且在刻蚀去除第一伪栅之后，刻蚀去除硬掩膜层的工艺仍会对第二金属栅极造成刻蚀损伤，且导致第二金属栅极残留有氯离子，导致第二金属栅极容易被腐蚀。
在一个实施例中，刻蚀去除第一伪栅212的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在采用干法刻蚀工艺刻蚀去除第一伪栅212的刻蚀过程中，牺牲层224表面始终暴露在所述干法刻蚀环境中，因此干法刻蚀工艺的刻蚀离子在刻蚀去除第一伪栅212的同时，所述刻蚀离子还始终对牺牲层224表面进行离子轰击，因此牺牲层224进一步受到了刻蚀损伤，牺牲层224中的晶格缺陷进一步增加。并且，刻蚀去除第二伪栅222的刻蚀气体包括Cl2，因此在刻蚀去除第二伪栅222过程中，所述Cl2会进入到牺牲层224中，导致牺牲层224内具有氯离子残留。
参考图9，对所述第一开口205进行湿法清洗20。
在刻蚀形成第一开口205的刻蚀工艺过程中会形成刻蚀副产物，部分刻蚀副产物在重力的作用下掉落附着在第一开口205内，若不将该刻蚀副产物去除的话，将影响第一区域I形成的NMOS管的电学性能。
所述湿法清洗20的清洗液中含有去离子水。由于牺牲层224内具有氯离子残留，当牺牲层224暴露在湿法清洗20的清洗环境中时，牺牲层224将与水分相接触，氯离子、铝在水分的作用下会发生电化学反应，导致牺牲层224被腐蚀。
并且，由于牺牲层224受到了严重的刻蚀损伤，牺牲层224内的晶格缺陷，导致牺牲层224内发生电化学反应的速率变大，牺牲层224被腐蚀的速率变大，因此即使湿法清洗20的清洗时长很短，牺牲层224被腐蚀去除的厚度仍将比较大，牺牲层224被腐蚀去除之后对半导体器件造成的不良影响大。
参考图10，在形成所述第一开口205之后，刻蚀去除所述牺牲层224(参考图9)，在所述第二区域II层间介质层201内形成第二开口300。
由于牺牲层224内有氯离子残留，且牺牲层224受到了刻蚀损伤，使得牺牲层224被严重腐蚀，为此本实施例中，刻蚀去除所述牺牲层224，后续在第二功函数层223表面重新形成新的金属栅极，新的金属栅极中将不再具有氟离子残留，且金属栅极未受到刻蚀损伤。
牺牲层224的材料为Al，采用湿法刻蚀工艺刻蚀去除所述牺牲层224。
在一个具体实施例中，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸溶液中氢氟酸与去离子水的体积比为1:100至1:1000，例如为1:300、1:500或1:800。
采用稀释的氢氟酸刻蚀去除牺牲层224时，湿法刻蚀工艺对牺牲层224的刻蚀速率较大，且对层间介质层201以及第一功函数层213的刻蚀速率很小，避免刻蚀去除牺牲层224的工艺对层间介质层201和第一功函数层213造成刻蚀损伤。
本实施例中，依次进行湿法清洗20(参考图9)以及刻蚀去除牺牲层224的工艺步骤。在其他实施例中，所述湿法清洗和湿法刻蚀工艺也可以在同一道工艺步骤中进行，即，在湿法刻蚀去除牺牲层224的同时，湿法刻蚀去除牺牲层224的刻蚀液体对第一开口205进行湿法清洗。
参考图11，形成覆盖于所述第一开口205底部表面和侧壁表面、以及第二开口300底部表面和侧壁表面的第一功函数层213。
本实施例中，所述一功函数层213还位于层间介质层201顶部表面，后续在研磨工艺中会研磨去除高于层间介质层201顶部的第一功函数层213。
所述第一功函数层213的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第一功函数层213的材料为TiAl或Mo、MoN。
本实施例中，采用物理气相沉积工艺形成所述第一功函数层213，所述第一功函数层213的材料为TiAl。
第二区域II的第一功函数层213位于第二功函数层223表面，对于PMOS管而言，PMOS管的功函数层包括第二功函数层223以及位于第二功函数层223表面的第一功函数层213，其中第二功函数层223的材料为TiN，第一功函数层213的材料为TiAl，位于第二功函数层223表面的第一功函数层213对PMOS管的阈值电压的影响较小。
在其他实施例中，第一区域为PMOS区域，第二区域为NMOS区域时，第一功函数层的材料为TiN，第二功函数层的材料为TiAl。
参考图12，形成覆盖于所述第一功函数层213表面的金属膜400，所述金属膜400填充满第一开口205和第二开口300，且所述金属膜400顶部高于层间介质层210顶部表面。
所述金属膜400的材料为铜、铝或钨，位于第一开口205内的金属膜400作为NMOS管的第一金属栅极，位于第二开口300内的金属膜400作为PMOS管的第一金属栅极。
本实施例中，采用物理气相沉积工艺形成所述金属膜400，所述金属膜400的材料为铝。
参考图13，研磨去除高于层间介质层201顶部表面的金属膜400(参考图12)，形成所述第一金属栅极214。
所述第一金属栅极214覆盖于所述第一功函数层213表面，所述第一金属栅极214还填充满所述第一开口205和第二开口300，且所述第一金属栅极214顶部与层间介质层201顶部齐平。
采用化学机械研磨方法，研磨去除高于层间介质层201顶部表面的金属膜400；本实施例中，还研磨去除高于层间介质层201顶部表面的第一功函数层213。
所述第一金属栅极214的材料为铜、铝或钨，本实施例中，所述第一金属栅极214的材料为铝。
本实施例中，位于第二区域II的PMOS管的金属栅极为重新形成的第一金属栅极214，第二区域II的第一金属栅极214完全填充满第二开口300，且第二区域II的第一金属栅极214未受到刻蚀损伤，相应使得第二区域II的第一金属栅极214的晶格缺陷少，因此形成的半导体器件的电学性能优良。
并且，第二区域II的金属栅极是在形成第一区域I的第一金属栅极214时同时形成的，无需额外的工艺步骤，节约了生产成本的同时提高了半导体器件的生产效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体器件的形成方法，其特征在于，包括：
提供包括第一区域和第二区域的基底，所述第一区域的部分基底上形成有第一伪栅，所述第二区域的部分基底上形成有第二功函数层以及位于第二功函数层表面的牺牲层，所述第一区域和第二区域基底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和牺牲层侧壁表面；
采用干法刻蚀工艺刻蚀去除所述第一伪栅，在所述第一区域层间介质层内形成第一开口，且所述牺牲层表面暴露在所述干法刻蚀环境中；采用湿法刻蚀工艺刻蚀去除所述牺牲层，在所述第二区域层间介质层内形成第二开口；
形成覆盖于所述第一开口底部表面和侧壁表面、以及第二开口底部表面和侧壁表面的第一功函数层；
形成覆盖于所述第一功函数层表面的第一金属栅极，所述第一金属栅极还填充满所述第一开口和第二开口，且所述第一金属栅极顶部与层间介质层顶部齐平；
其中，在形成所述第一开口之后，还包括步骤：对所述第一开口进行湿法清洗，所述湿法清洗和湿法刻蚀工艺在同一道工艺步骤中进行。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为Al、非晶碳、多晶硅或氮化硅；所述第一金属栅极的材料为Cu、Al或W。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为Al，采用湿法刻蚀工艺刻蚀去除所述牺牲层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸溶液中氢氟酸与去离子水的体积比为1:100至1:1000。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一开口之后，牺牲层内具有氯离子残留。
6.根据权利要求1或5所述的半导体器件的形成方法，其特征在于，刻蚀去除所述第一伪栅的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二功函数层以及牺牲层的工艺步骤包括：所述第二区域部分基底上形成有第二伪栅，且所述层间介质层覆盖于第二伪栅侧壁表面；刻蚀去除所述第二伪栅，在所述第二区域层间介质层内形成第三开口；在所述第三开口底部和侧壁表面形成第二功函数层；在所述第二功函数层表面形成牺牲层，所述牺牲层填充满所述第三开口，且所述牺牲层顶部与层间介质层顶部齐平。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域，所述第二区域为PMOS区域；所述第一功函数层的材料为TiAl；所述第二功函数层的材料为TiN。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为PMOS区域，所述第二区域为NMOS区域；所述第一功函数层的材料为TiN；所述第二功函数层的材料为TiAl。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一金属栅极的工艺步骤包括：形成覆盖于所述第一功函数层表面的金属膜，所述金属膜填充满第一开口和第二开口，且所述金属膜顶部高于层间介质层顶部表面；研磨去除高于层间介质层顶部表面的金属膜，形成所述第一金属栅极。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底与第一伪栅之间形成有第一栅介质层；所述基底与第二功函数层之间形成有第二栅介质层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述第一栅介质层的材料为高k栅介质材料；所述第二栅介质层的材料为高k栅介质材料。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一伪栅的材料为多晶硅、非晶碳或氮化硅。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域和第二区域的类型不同。
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Families Citing this family (5)
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637586A (zh) * | 2011-02-12 | 2012-08-15 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| CN103094211A (zh) * | 2011-10-31 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 制造半导体器件的方法 |
| CN103094209A (zh) * | 2011-10-28 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN103151249A (zh) * | 2011-12-06 | 2013-06-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103928331A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007041207B4 (de) * | 2007-08-31 | 2015-05-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
-
2015
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637586A (zh) * | 2011-02-12 | 2012-08-15 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极的形成方法 |
| CN103094209A (zh) * | 2011-10-28 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN103094211A (zh) * | 2011-10-31 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 制造半导体器件的方法 |
| CN103151249A (zh) * | 2011-12-06 | 2013-06-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103928331A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
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