CN105826259B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的基底，第一区域部分基底上形成有第一伪栅，第二区域部分基底上形成有第二金属栅极，第一区域和第二区域基底表面还形成有层间介质层，且层间介质层覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；采用同步脉冲刻蚀工艺刻蚀去除第一伪栅，在第一区域层间介质层内形成第一开口；采用同步脉冲法对第一开口进行刻蚀后处理，且刻蚀后处理的处理气体包括四氟化碳气体；形成填充满第一开口的第一金属栅极。本发明层间介质层被刻蚀去除的厚度小，且图形稀疏区和图形密集区层间介质层被刻蚀去除的厚度一致，从而改善半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。
背景技术
目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，P type MetalOxide Semiconductor)管、N型金属氧化物半导体(NMOS，N type Metal OxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)管是构成芯片的主要器件。
随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。
然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是在先形成第二金属栅极后形成第一金属栅极的工艺过程中，层间介质层损失的量过多，导致形成的半导体器件的电学性能低下。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅，在第一区域层间介质层内形成第一开口；采用同步脉冲法对所述第一开口进行刻蚀后处理，且所述刻蚀后处理的处理气体包括四氟化碳气体；形成填充满所述第一开口的第一金属栅极。
可选的，所述同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，第一源功率和第一偏置功率均为脉冲模式，且所述第一源功率和第一偏置功率的脉冲模式为同频率且同相位。
可选的，所述同步脉冲刻蚀工艺的工艺参数为：刻蚀气体包括HBr和O2，HBr流量为50sccm至500sccm，O2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第一源功率为100瓦至2000瓦，第一源功率的占空比为10％至80％，提供第一偏置功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％，第一源功率和第一偏置功率的脉冲频率均为100赫兹至10千赫兹，刻蚀腔室压强为10毫托至500毫托。
可选的，所述第一伪栅的材料为多晶硅、氮化硅或非晶碳。
可选的，所述刻蚀后处理的处理气体还包括Cl2或O2。
可选的，所述刻蚀后处理工艺提供第二源功率以及第二偏置功率，第二源功率和第二偏置功率均为脉冲模式，且所述第二源功率和第二偏置功率的脉冲模式为同频率且同相位。
可选的，所述刻蚀后处理的工艺参数为：CF4流量为50sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第二源功率为100瓦至2000瓦，第二源功率的占空比为10％至80％，提供第二偏置功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％，第二源功率和第二偏置功率的脉冲频率均为100赫兹至10千赫兹，反应腔室压强为10毫托至500毫托。
可选的，在形成所述第一金属栅极之前，还包括步骤：采用N2对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层。
可选的，在形成所述第一金属栅极之前，还包括步骤：采用H2对所述第二金属栅极表面进行氧化还原处理。
可选的，在同一道工艺步骤中进行所述氧化还原处理和氮化处理，所述氧化还原处理和氮化处理的工艺参数为：N2流量为10sccm至500sccm，H2流量为10sccm至500sccm，Ar流量为100sccm至1000sccm，提供源功率为500瓦至5000瓦，反应腔室压强为0.1托至10托。
可选的，所述第二金属栅极包括：第二功函数层以及位于第二功函数层表面的第二金属体层，且所述第二金属体层顶部与第二区域层间介质层顶部齐平。
可选的，所述第二金属体层的材料包括铜、铝或钨；所述第二金属体层的材料为铝时，形成的金属氮化层的材料为氮化铝。
可选的，所述基底还包括第三区域；且在刻蚀去除所述第一伪栅之前，在所述第三区域基底上形成硬掩膜层。
可选的，形成所述硬掩膜层的工艺步骤包括：在所述第三区域基底上、第一伪栅表面、第二金属栅极表面、以及层间介质层表面形成初始硬掩膜层，所述初始硬掩膜层的材料为TiN或TaN；采用干法刻蚀工艺刻蚀所述初始硬掩膜层，暴露出第一伪栅表面、第二金属栅极表面、以及第一区域和第二区域层间介质层表面，形成所述硬掩膜层，所述刻蚀初始硬掩膜层的刻蚀气体包括Cl2。
可选的，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层；所述同步脉冲刻蚀工艺的工艺参数为：Cl2流量为50sccm至500sccm，O2流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。
可选的，所述基底与第二金属栅极之间形成有第二栅介质层；所述基底与第一金属栅极之间形成有第一栅介质层。
可选的，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。
可选的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层表面以及第二金属栅极表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；采用化学机械研磨工艺，研磨去除高于第一区域层间介质层表面的第一金属体层以及第一功函数层。
可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域与第二区域的区域类型不同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，在形成第二金属栅极之后，采用同步脉冲刻蚀工艺刻蚀去除第一伪栅，使得刻蚀工艺对第一伪栅和层间介质层的刻蚀选择比大，减小对层间介质层的刻蚀，并且使得图形稀疏区和图形密集区层间介质层被刻蚀的速率一致。同时，采用同步脉冲法对第一开口进行刻蚀后处理，刻蚀后处理的处理气体包括四氟化碳气体，所述四氟化碳气体能够去除位于第一开口内的刻蚀副产物，提高第一开口洁净度；并且，采用同步脉冲法进行刻蚀后处理时，刻蚀后处理对层间介质层的刻蚀速率小，并且使得图形稀疏区和图形密集区层间介质层被刻蚀的速率一致。因此本发明中层间介质层被刻蚀去除的厚度很小，且避免由于图形密度不同而产生的层间介质层损失量的差异性过大的问题，因此本发明形成的半导体器件的电学性能优良。
并且，本发明中第二金属栅极和第一金属栅极为先后形成的，可以使第一金属栅极和第二金属栅极具有不同的功函数，从而同时满足NMOS管和PMOS管对金属栅极的功函数的要求。
进一步，在形成第一金属栅极之前，对第二金属栅极表面进行氧化还原处理，提高第二金属栅极的质量。
更进一步，在进行第二刻蚀处理之后、形成第一金属栅极之前，还包括步骤：对第二金属栅极表面进行氮化处理，将部分第二金属栅极转化为金属氮化层。由于金属氮化层的化学性质比第二金属栅极的化学性质更稳定，所述金属氮化层起到保护第二金属栅极的作用，从而进一步防止第二金属栅极在后续工艺过程中受到损伤，进一步改善半导体器件的电学性能。
附图说明
图1至图8为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的金属栅极中功函数(WF，WorkFunction)层材料，因此NMOS管和PMOS管的金属栅极是先后形成的。在一个实施例中，半导体器件的形成方法包括以下步骤：
步骤S1、提供包括NMOS区域和PMOS区域的基底，所述NMOS区域部分基底上形成有第一伪栅，所述PMOS区域部分基底上形成有第二伪栅，且所述基底表面形成有层间介质层，所述层间介质层覆盖于第一伪栅侧壁表面和第二伪栅侧壁表面。
步骤S2、刻蚀去除所述第一伪栅，在所述NMOS区域层间介质层内形成第一开口；形成填充满所述第一开口的第一金属栅极，所述第一金属栅极包括第一功函数层以及位于第一功函数层表面的第一金属体层；
步骤S3、在形成所述第一金属栅极之后，刻蚀去除第二伪栅，在所述PMOS区域层间介质层内形成第二开口；然后，形成填充满第二开口的第二金属栅极，所述第二金属栅极包括第二功函数层以及位于第二功函数层表面的第二金属体层。
研究发现，在刻蚀去除第二伪栅形成第二开口过程中，刻蚀气体与第二伪栅的材料发生反应形成刻蚀副产物，部分刻蚀副产物会在自身热运动或依托刻蚀气体的流动而离开刻蚀腔室，还有部分刻蚀副产物在重力作用下掉落在第二开口内以及第一金属体层表面。若直接在具有刻蚀副产物的第二开口内形成第二金属体层，将严重影响形成的PMOS管的电学性能。
为此，在形成第二开口之后、形成第二金属栅极之前，还包括步骤：采用CF4对第二开口进行刻蚀后处理，刻蚀去除刻蚀副产物。然而，采用上述方法形成的半导体器件的电学性能仍有待提高。进一步研究发现，导致这一问题的主要原因在于：
上述刻蚀后处理是基于CF4产生的等离子体进行的，且产生所述等离子体的激励源功率以及偏置功率为连续波(continuous wave)模式，在对第二开口进行刻蚀后处理时，氟等离子体连续对层间介质层表面进行轰击，使得层间介质层受到的损失较大。并且，基底包括图形稀疏区和图形密集区，相应图形稀疏区和图形密集区均形成有层间介质层，由于产生等离子体的激励源功率以及偏置功率为连续波模式，使得图形稀疏区和图形密集区的层间介质层持续的被氟离子轰击，由于图形稀疏区和图形密集区的化学反应动力学不同，因此图形稀疏区和图形密集区的层间介质层被刻蚀去除的厚度差异性大，从而使得由于图形密度不同而产生的负载效应(loading effect)问题严重。
进一步研究发现，在刻蚀去除第二伪栅的过程中，刻蚀工艺提供的激励源功率以及偏置功率也未连续波模式，同样的，刻蚀去除第二伪栅的工艺对层间介质层造成的刻蚀损伤大，且同样存在由于图形密度不同而产生的负载效应问题。
综合上述研究发现，由于刻蚀去除第二伪栅以及刻蚀后处理对层间介质层的刻蚀速率大，且在上述两道工艺中由于图形密度不同而产生的负载效应问题严重，严重影响形成的半导体器件的电学性能。
为此，本发明提供一种半导体器件的形成方法，提供包括第一区域和第二区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅，在第一区域层间介质层内形成第一开口；采用同步脉冲法对所述第一开口进行刻蚀后处理，且所述刻蚀后处理的处理气体包括四氟化碳气体；形成填充满所述第一开口的第一金属栅极。本发明中层间介质层被刻蚀去除的厚度小，且图形稀疏区和图形密集区层间介质层被刻蚀去除的厚度一致，从而使得形成的半导体器件的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底200，所述基底200包括第一区域I、第二区域II和第三区域III，所述第一区域I部分基底200上形成有第一伪栅212，所述第二区域II部分基底100上形成有第二伪栅222，所述第一区域I和第二区域II基底200表面形成有层间介质层201，且所述层间介质层201还覆盖于第一伪栅212侧壁表面和第二伪栅222的侧壁表面。
所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或镓化铟；所述基底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底200的材料为硅。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。所述第一区域I和第二区域II的区域类型不同，当所述第一区域I为NMOS区域时，所述第二区域II为PMOS区域，当所述第一区域I为PMOS区域时，所述第二区域II为NMOS区域。在本发明的实施例中，以所述第一区域I为NMOS区域，第二区域II为PMOS区域做示范性说明，后续在NMOS区域形成NMOS管，在PMOS区域形成PMOS管。
所述第三区域III为形成有其他器件的区域、或者为待形成其他器件的区域，所述其他器件指的是非本实施例形成的NMOS管或PMOS管。本实施例以第三区域III基底200表面被层间介质层201覆盖作为示例。
所述基底200内还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构的填充材料为氧化硅、氮化硅或氮氧化硅。
所述第一伪栅212的材料为多晶硅、氮化硅或非晶碳；所述第二伪栅222的材料为多晶硅、氮化硅或非晶碳。本实施例中，所述第一伪栅212的材料为多晶硅，第二伪栅222的材料为多晶硅。
本实施例中，第一伪栅212与基底200之间还形成有第一栅介质层211，第二伪栅222与基底200之间还形成有第二栅介质层221，其中，第一栅介质层211和第二栅介质层221的材料均为高k栅介质材料，高k栅介质材料指的是，相对介电常数大于氧化硅的相对介电常数的栅介质材料，例如，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
为了防止后续刻蚀第一伪栅212的工艺对第一栅介质层211造成损伤，还可以在第一栅介质层211与第一伪栅212之间形成刻蚀阻挡层，同样的在第二栅介质层221与第二伪栅222之间形成刻蚀阻挡层，所述刻蚀阻挡层的材料可以为TiN或TaN。
在其他实施例中，所述第一栅介质层和第二栅介质层也可以为伪栅介质层，后续在刻蚀去除第一伪栅的同时刻蚀去除第一栅介质层，在刻蚀去除第二伪栅的同时刻蚀去除第二栅介质层；然后，在形成第一金属栅极之前，重新形成第一高k栅介质层，在形成第二金属栅极之前，重新形成第二高k栅介质层。
本实施例中，所述层间介质层201的材料为氧化硅，层间介质层201的材料也可以为氮化硅或氮氧化硅。所述层间介质层201、第一伪栅212与第二伪栅222顶部表面齐平。
参考图2，刻蚀去除所述第二伪栅222(参考图1)，在第二区域II层间介质层201内形成第二开口；形成填充满所述第二开口的第二金属栅极。
采用干法刻蚀工艺刻蚀去除所述第二伪栅222，干法刻蚀工艺的刻蚀气体包括CF4、HBr、Cl2、HCl、O2、CHF3、NF3或SF6中的一种或几种。
本实施例中，刻蚀去除第二伪栅222的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在另一实施例中，所述刻蚀去除第二伪栅222的工艺可以包括主刻蚀工艺(MainEtch)和过刻蚀工艺(Over Etch)，其中，主刻蚀工艺的刻蚀气体为HBr、Cl2和O2，过刻蚀工艺的刻蚀气体为H2。
在形成第二开口之后形成第二金属栅极之前，还可以对第二开口进行刻蚀后处理，提高第二开口底部和侧壁的洁净度。
为了改善第二金属栅极的功函数以提高PMOS管的驱动性能，所述第二金属栅极包括：位于第二开口底部和侧壁表面的第二功函数层223、位于第二功函数层223表面且填充满第二开口的第二金属体层224。所述第二金属体层224顶部与第二区域II层间介质层201表面齐平。本实施例中层间介质层201覆盖于第二金属栅极侧壁表面。
其中，第二功函数层223的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。第二功函数层223的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种；所述第二金属体层224的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，第二功函数层223的材料为TiN，第二金属体层224的材料为Al。第二金属栅极与基底200之间还形成有第二栅介质层221。
参考图3，在所述第三区域III基底200上、第一伪栅212表面、第二金属栅极表面、以及层间介质层201表面形成初始硬掩膜层202。
本实施例中，所述第三区域III基底200被层间介质层201覆盖，因此第三区域III的初始硬掩膜层202位于第三区域III的层间介质层201表面。
后续采用干法刻蚀工艺，刻蚀去除位于第一区域I和第二区域II的初始硬掩膜层202，暴露出第一伪栅212以及第二金属栅极表面，形成位于第三区域III基底200上的硬掩膜层。所形成的硬掩膜层用作后续刻蚀去除第一伪栅212的掩膜，且起到保护第三区域III的作用。
由于后续形成的硬掩膜层除会暴露出第一伪栅212表面、第二金属栅极表面外，还会暴露出第一区域I和第二区域II的层间介质层201表面，因此要求初始硬掩膜层202的材料与层间介质层201材料之间的刻蚀选择性高。
本实施例中初始硬掩膜层202的材料为金属硬掩膜材料，初始硬掩膜层202的材料为TiN或TaN。
若初始硬掩膜层202的厚度过薄，则后续在刻蚀去除第一伪栅212的过程中，第一伪栅212还未被全部刻蚀去除时硬掩膜层已经消失；若初始硬掩膜层202的厚度过厚，则后续刻蚀初始硬掩膜层202形成硬掩膜层所需的时间过长。
因此，在一个具体实施例中，初始硬掩膜层202的材料为TiN，初始硬掩膜层202的厚度为50埃至500埃。
参考图4，采用干法刻蚀工艺刻蚀所述初始硬掩膜层202(参考图3)，暴露出第一伪栅212表面、第二金属栅极表面、以及第一区域I和第二区域II层间介质层201表面，在所述第三区域III基底200上形成硬掩膜层203。
本实施例由于第三区域III基底200表面形成有层间介质层201，则刻蚀形成的硬掩膜层203位于第三区域III层间介质层201表面。
具体的，在初始硬掩膜层202表面形成图形化的光刻胶层204；以所述图形化的光刻胶层204为掩膜，刻蚀去除位于第一伪栅212表面、第二金属栅极表面、以及第一区域I和第二区域II层间介质层201表面的初始硬掩膜层202，形成位于第三区域III层间介质层201表面的硬掩膜层203。
所述刻蚀初始硬掩膜层202的刻蚀气体包括Cl2；本实施例中，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层202。采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层202的好处在于：一方面，根据图形密度的不同，基底200可分为图形稀疏区(ISO Area)以及图形密集区(Dense Area)，采用同步脉冲刻蚀工艺刻蚀初始硬掩膜层202时，能够减小由于图形密度而造成的刻蚀深度不同的问题，使不同密度区域的初始硬掩膜层202被去除的厚度一致。另一方面，采用同步脉冲刻蚀工艺刻蚀初始硬掩膜层202时，能够进一步提高初始硬掩膜层202与图形化的光刻胶层204的刻蚀选择比。
在一个具体实施例中，所述同步脉冲刻蚀工艺的工艺参数为：Cl2流量为50sccm至500sccm，O2流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。其中，占空比指的是高电平(即高电平段)在一个脉冲周期中所占的比例。
在形成所述硬掩膜层203之后，去除图形化的光刻胶层204。
参考图5，以所述硬掩膜层203为掩膜，刻蚀去除所述第一伪栅212，在第一区域I层间介质层201内形成第一开口205。
本实施例中，采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅212，同步脉冲刻蚀工艺提供第一源功率(Source Power)以及第一偏置功率(Bias Power)，且第一源功率以及第一偏置功率均为脉冲模式。
所述同步脉冲刻蚀工艺中，第一源功率具有高电平段以及低电平段，且高电平段与低电平段依次交替间隔出现；第一偏置功率也具有高频段以及低频段，且高频段与低电平段依次交替间隔出现。当第一源功率处于高电平段时，在第一源功率作用下将刻蚀气体电离形成等离子体，且在高电平段下形成的等离子体的能量较高；当第一源功率处于低电平段时，在第一源功率作用下形成的等离子体数量少且等离子体的能量低。当第一偏置功率处于高电平段时，等离子体的前进方向几乎为垂直于基底200表面，沿第一伪栅212顶部表面向下进行刻蚀，使得刻蚀工艺具有各向异性刻蚀特性；当第一偏置功率处于低电平段时，等离子体的前进方向比较杂乱，使得刻蚀工艺具有各向同性刻蚀特性。
采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅212的好处在于：一方面，根据图形密度的不同，基底200可分为图形稀疏区以及图形密集区，采用同步脉冲刻蚀工艺刻蚀第一伪栅212时，能够减小由于图形密度不同而造成的刻蚀深度不同，使不同密度区域的第一伪栅212被去除的厚度保持一致；另一方面，采用同步脉冲刻蚀工艺刻蚀第一伪栅212时，能够进一步提高第一伪栅212与层间介质层201之间的刻蚀选择比，减少层间介质层201的损失；同时，采用同步脉冲刻蚀工艺刻蚀第一伪栅212时，刻蚀工艺中的等离子体对基底200造成的损伤较小。
并且，本实施例采用同步脉冲刻蚀工艺，使得图形稀疏区和图形密集区的层间介质层201被刻蚀的厚度相同，减小由于图形密度不同而造成层间介质层201损失的负载问题，使得图形稀疏区和图形密集区的层间介质层201顶部高度保持一致。
作为一个具体实施例，所述第一源功率以及第一偏置功率的脉冲模式为同频率且同相位，即第一源功率处于高电平段时第一偏置功率也处于高电平段，第一源功率处于低电平段时第一偏置功率也处于低电平段，所述同步脉冲刻蚀工艺的刻蚀气体包括HBr、含氟气体或Cl2，其中含氟气体为CF4或CHF3。
在一个具体实施例中，所述第一源功率的高电平功率为1000瓦至2000瓦，第一源功率的低电平功率为100瓦至1500瓦，第一源功率的占空比为10％至80％；第一偏置功率的高电平功率为100瓦至200瓦，第一偏置功率的低电平功率为0瓦至100瓦，第一偏置功率的占空比为10％至80％。其中，占空比指的是高电平(即高电平段)在一个脉冲周期中所占的比例。
为了进一步降低同步脉冲刻蚀工艺对层间介质层201的刻蚀速率，提高刻蚀工艺对层间介质层201和第一伪栅212的刻蚀选择性，所述同步脉冲刻蚀工艺的刻蚀气体还包括O2，以减小刻蚀工艺对层间介质层201的刻蚀速率。
在一个具体实施例中，所述同步脉冲刻蚀工艺的工艺参数为：刻蚀气体包括HBr和O2，HBr流量为50sccm至500sccm，O2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第一源功率为100瓦至2000瓦，第一源功率的占空比为10％至80％，提供第一偏置功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％，第一源功率和第一偏置功率的脉冲频率均为100赫兹至10千赫兹，刻蚀腔室压强为10毫托至500毫托。
在其他实施例中，所述刻蚀形成第一开口的工艺也可以包括主刻蚀工艺和过刻蚀工艺，其中，主刻蚀工艺的刻蚀气体包括HBr和O2，过刻蚀工艺的刻蚀气体为H2，所述主刻蚀和过刻蚀均为同步脉冲刻蚀工艺。
在刻蚀形成第一开口205过程会形成刻蚀副产物，部分刻蚀副产物会离开刻蚀腔室，而还有部分刻蚀副产物在重力作用下会附着在第一开口205底部和侧壁表面。
参考图6，采用同步脉冲法对所述第一开口205进行刻蚀后处理，且所述刻蚀后处理的处理气体包括四氟化碳气体。
一方面所述刻蚀后处理能够刻蚀去除位于第一开口205内的刻蚀残留物，提高第一开口205底部表面和侧壁表面洁净度；另一方面，所述刻蚀后处理还能够刻蚀去除位于第二金属栅极表面的刻蚀副产物。
所述刻蚀后处理的处理气体还包括Cl2或O2。本实施例中，刻蚀后处理在同步脉冲模式下进行，具体的，所述刻蚀后处理工艺提供第二源功率和第二偏置功率，所述第二源功率和第二偏置功率均为脉冲模式。
所述第二源功率用于将处理气体等离子体化形成等离子体，所述第二源功率越大，形成的等离子体量越多且等离子体的能量越大；第二偏置功率用于调整等离子体的前进方向以及前进速率，第二偏置功率越大，等离子体的前进方向与基底表面的夹角方向越接近与90度，等离子体的前进速率越大。也就是说，当第二源功率以及第二偏置功率均处于高电平段时，所述刻蚀后处理工艺具有较强的各向异性刻蚀特性；当第二功率以及第二偏置功率均处于低电平段时，所述刻蚀后处理工艺具有各向同性刻蚀特性，且各向同性刻蚀的刻蚀速率较慢。
如此以各向异性刻蚀和各向同性刻蚀交替以进行刻蚀后处理，能够在刻蚀去除刻蚀副产物的同时，减少层间介质层201受到的刻蚀损伤；并且采用同步脉冲模式下形成的等离子体进行刻蚀后处理时，图形稀疏区和图形密集区的层间介质层201受到的刻蚀速率一致，从而避免由于图形密度不同而产生的负载问题。
本实施例中所述第二源功率以及第二偏置功率的脉冲模式为同频率且同相位。所述第二源功率处于高电平段时第二偏置功率也处于高电平段，第二源功率处于低电平段时第二偏置功率也处于低电平段，第二源功率以及第二偏置功率的脉冲模式为矩形波。
若第二源功率的高电平功率过大，则产生的等离子体量过多且等离子体的能量过大，容易对层间介质层201造成过刻蚀；若第二源功率的高电平功率过小，则产生的等离子体量过少且等离子体的能量过低，刻蚀后处理工艺对刻蚀副产物的刻蚀速率过小；若第二偏置功率的高电平功率过大，则等离子体在垂直于基底200表面方向上前进的速率过快，造成刻蚀后处理工艺对层间介质层201的刻蚀速率过大；若第二偏置功率的低电平功率过小，则等离子体前进方向过于杂乱，具有垂直于基底200表面的前进方向的等离子体量过少，且等离子体在垂直于基底200表面方向上前进的速率过慢，导致刻蚀后处理工艺刻蚀去除刻蚀副产物的速率过慢。
若第二源功率和第二偏置功率的占空比过低，则第二源功率和第二偏置功率在一个脉冲周期内处于高电平段的时间过短，在一个脉冲周期内去除刻蚀副产物的能力有限，造成刻蚀后处理工艺的时间过长；若第二源功率和第二偏置功率的占空比过高，则第二源功率和第二偏置功率在一个脉冲周期内处于高电平段的时间过长，在一个脉冲周期内对层间介质层201表面的刻蚀时间过长，容易对层间介质层201造成不必要的刻蚀。
综合上述因素考虑，本实施例中，第二源功率的高电平功率为1000瓦至2000瓦，第二源功率的低电平功率为100瓦至1500瓦，第二源功率的占空比为10％至80％；第二偏置功率的高电平功率为100瓦至200瓦，第二偏置功率的低电平功率为0瓦至100瓦，第二偏置功率的占空比为10％至80％。
在一个具体实施例中，所述刻蚀后处理的工艺参数为：CF4流量为50sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第二源功率为100瓦至2000瓦，第二源功率的占空比为10％至80％，提供第二偏置功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％，第二源功率和第二偏置功率的脉冲频率均为100赫兹至10千赫兹，反应腔室压强为10毫托至500毫托。
参考图7，采用H2对所述第二金属栅极表面进行氧化还原处理；采用N2对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层300。
由于前述在刻蚀去除第一伪栅212、进行刻蚀后处理的过程中提供有O2，使得第二金属栅极表面被氧化，为此本实施例中，采用H2对第二金属栅极表面进行氧化还原处理。
当第二金属体层224的材料为铝时，铝的化学性质活泼，后续在形成第一金属栅极过程中化学机械研磨工艺容易对第二金属体层224造成损伤，铝可能会与研磨工艺提供的化学物质发生化学反应。
为此，本实施例中，将第二金属栅极中部分厚度的第二金属体层224转化为金属氮化层300，所述金属氮化层300的化学性质稳定，能够避免后续工艺对第二金属体层224造成腐蚀。同时，由于前述刻蚀后处理过程中提供了氟离子，使得第二金属体层224内具有氟离子残留，所述金属氮化层300能够阻止第二金属体层224与水溶液相接触，由于第二金属体层224无法与水溶液相接触，因此第二金属体层224难以发生电化学反应，使第二金属体层224化学性质稳定。
若第二金属体层内具有氟离子，当第二金属体层与水溶液相接触时，在氟离子作用下第二金属体层内将发生电化学反应，导致第二金属体层被腐蚀。
本实施例中，在同一道工艺步骤中进行所述氧化还原处理和氮化处理，所述氧化还原处理和氮化处理的工艺参数为：N2流量为10sccm至500sccm，H2流量为10sccm至500sccm，Ar流量为100sccm至1000sccm，提供源功率为500瓦至5000瓦，反应腔室压强为0.1托至10托。
所述第二金属体层224的材料为铝时，形成的金属氮化层300的材料为氮化铝。在其他实施例中，第二金属体层的材料为铜时，相应形成的金属氮化层的材料为氮化铜；第二金属体层的材料为钨时，相应形成的金属氮化层的材料为氮化钨。
在形成所述金属氮化层300之后，去除硬掩膜层203(参考图6)；本实施例在刻蚀后处理和氮化处理过程中，硬掩膜层203起到保护第三区域III的作用。在其他实施例中，也可以在形成第一开口或刻蚀后处理的任一步骤之后，去除所述硬掩膜层。
参考图8，在形成所述金属氮化层300之后，形成填充满所述第一开口205(参考图7)的第一金属栅极。
本实施例中，第一区域I为NMOS区域，为了改善NMOS管的第一金属栅极的功函数，所述第一金属栅极包括：位于第一开口205底部和侧壁表面的第一功函数层213；位于第一功函数层213表面且填充满所述第一开口205的第一金属体层214，且所述第一金属体层214顶部与第一区域I层间介质层201顶部齐平。
所述第一功函数层213的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第一功函数层213的材料为TiN、Mo、MoN或AlN；所述第一金属体层214的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，所述第一功函数层213的材料为MoN，第一金属体层214的材料为Al，第一金属体层214与基底200之间形成有第一栅介质层211。
在一个具体实施例中，形成所述第一金属栅极的工艺步骤包括：在所述第一开口205底部和侧壁表面形成第一功函数层213，且所述第一功函数层213还覆盖于层间介质层201表面以及金属氮化层300表面；在所述第一功函数层213表面形成第一金属体层214，所述第一金属体层214填充满第一开口205；采用化学机械研磨工艺，研磨去除高于第一区域I层间介质层201表面的第一金属体层214以及第一功函数层213。
在研磨过程中，由于第二金属体层224表面形成有金属氮化层300，所述金属氮化层300能够防止研磨工艺对第二金属体层224造成损伤，从而使得第二金属体层224保持良好的性能，为此第二区域II形成的PMOS管的电学性能良好。并且，本实施例中去除了第二金属体层224表面的氟残留，从而防止第二金属体层224内发生电化学反应而被腐蚀，进一步使得第二金属栅极保持良好的性能。
同时，由于本实施例中层间介质层201损失的量较小，从而使得形成的第二金属栅极的高度符合预定目标，避免第一金属栅极侧壁表面被暴露出来。并且，本实施例中图形稀疏区和图形密集区层间介质层被刻蚀去除的厚度一致，避免了由于图形密度不同而产生的负载问题，从而进一步提高半导体器件的电学性能。
在其他实施例中，也可以先刻蚀去除第一伪栅、形成第一金属栅极，然后进行刻蚀后处理、将部分第二金属栅极转化为金属氮化层；然后进行刻蚀去除第二伪栅、形成第二金属栅极的工艺步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供包括第一区域和第二区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面还形成有层间介质层，且所述层间介质层覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；
采用同步脉冲刻蚀工艺刻蚀去除所述第一伪栅，在第一区域层间介质层内形成第一开口；
采用同步脉冲法对所述第一开口进行刻蚀后处理，且所述刻蚀后处理的处理气体包括四氟化碳气体；
形成填充满所述第一开口的第一金属栅极；
其中，在形成所述第一金属栅极之前，还包括步骤：采用N2对所述第二金属栅极表面进行氮化处理，将部分厚度的第二金属栅极转化为金属氮化层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述同步脉冲刻蚀工艺提供第一源功率以及第一偏置功率，第一源功率和第一偏置功率均为脉冲模式，且所述第一源功率和第一偏置功率的脉冲模式为同频率且同相位。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述同步脉冲刻蚀工艺的工艺参数为：刻蚀气体包括HBr和O2，HBr流量为50sccm至500sccm，O2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第一源功率为100瓦至2000瓦，第一源功率的占空比为10％至80％，提供第一偏置功率为0瓦至200瓦，第一偏置功率的占空比为10％至80％，第一源功率和第一偏置功率的脉冲频率均为100赫兹至10千赫兹，刻蚀腔室压强为10毫托至500毫托。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一伪栅的材料为多晶硅、氮化硅或非晶碳。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述刻蚀后处理的处理气体还包括Cl2或O2。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述刻蚀后处理工艺提供第二源功率以及第二偏置功率，第二源功率和第二偏置功率均为脉冲模式，且所述第二源功率和第二偏置功率的脉冲模式为同频率且同相位。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述刻蚀后处理的工艺参数为：CF4流量为50sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至100sccm，Ar流量为50sccm至500sccm，提供第二源功率为100瓦至2000瓦，第二源功率的占空比为10％至80％，提供第二偏置功率为0瓦至200瓦，第二偏置功率的占空比为10％至80％，第二源功率和第二偏置功率的脉冲频率均为100赫兹至10千赫兹，反应腔室压强为10毫托至500毫托。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一金属栅极之前，还包括步骤：采用H2对所述第二金属栅极表面进行氧化还原处理。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，在同一道工艺步骤中进行所述氧化还原处理和氮化处理，所述氧化还原处理和氮化处理的工艺参数为：N2流量为10sccm至500sccm，H2流量为10sccm至500sccm，Ar流量为100sccm至1000sccm，提供源功率为500瓦至5000瓦，反应腔室压强为0.1托至10托。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二金属栅极包括：第二功函数层以及位于第二功函数层表面的第二金属体层，且所述第二金属体层顶部与第二区域层间介质层顶部齐平。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第二金属体层的材料包括铜、铝或钨；所述第二金属体层的材料为铝时，形成的金属氮化层的材料为氮化铝。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括第三区域；且在刻蚀去除所述第一伪栅之前，在所述第三区域基底上形成硬掩膜层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，形成所述硬掩膜层的工艺步骤包括：在所述第三区域基底上、第一伪栅表面、第二金属栅极表面、以及层间介质层表面形成初始硬掩膜层，所述初始硬掩膜层的材料为TiN或TaN；采用干法刻蚀工艺刻蚀所述初始硬掩膜层，暴露出第一伪栅表面、第二金属栅极表面、以及第一区域和第二区域层间介质层表面，形成所述硬掩膜层，所述刻蚀初始硬掩膜层的刻蚀气体包括Cl2。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，采用同步脉冲刻蚀工艺刻蚀所述初始硬掩膜层；所述同步脉冲刻蚀工艺的工艺参数为：Cl2流量为50sccm至500sccm，O2流量为0sccm至100sccm，He流量为50sccm至500sccm，提供源功率为100瓦至2000瓦，源功率占空比为10％至80％，偏置功率为0瓦至200瓦，偏置功率占空比为10％至80％，脉冲频率为100赫兹至10千赫兹。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底与第二金属栅极之间形成有第二栅介质层；所述基底与第一金属栅极之间形成有第一栅介质层。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层表面以及第二金属栅极表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；采用化学机械研磨工艺，研磨去除高于第一区域层间介质层表面的第一金属体层以及第一功函数层。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第一区域与第二区域的区域类型不同。
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