TW201608641A - 半導體元件及其製作方法 - Google Patents

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Abstract

本發明是揭露一種製作半導體元件的方法。首先提供一基底，該基底上具有一金屬閘極以及一硬遮罩設於金屬閘極上，然後進行一高密度電漿(high-density plasma,HDP)沉積製程，以形成一遮蓋層於硬遮罩及基底上。

Description

半導體元件及其製作方法
本發明是關於一種半導體元件及其製作方法，尤指一種利用高密度電漿(high-density plasma,HDP)沉積製程於金屬閘極上形成遮蓋層的方法。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。
在現今金屬閘極電晶體製作過程中，特別是在進行自行對準接觸插塞(self-aligned contacts,SAC))製程時通常會先去除部分金屬閘極並於金屬閘極上填入一保護用的硬遮罩。然而現行於金屬閘極上設置硬遮罩的設計已無法在形成接觸洞時確保金屬閘極不受到損害。因此如何改良現行金屬閘極製程即為現今一重要課題。
本發明較佳實施例是揭露一種製作半導體元件的方法。首先提供一基底，該基底上具有一金屬閘極以及一硬遮罩設於金屬閘極上，然後進行一高密度電漿(high-density plasma,HDP)沉積製程，以形成一遮蓋層於硬遮罩及基底上。
本發明另一實施例是揭露一種半導體元件，其包含一基底；一金屬閘極設於基底上；一源極/汲極區域設於金屬閘極兩側之基底中；以及一三角形遮蓋層設於金屬閘極上。
12‧‧‧基底
14‧‧‧鰭狀結構
18‧‧‧金屬閘極
20‧‧‧金屬閘極
22‧‧‧金屬閘極
24‧‧‧側壁子
26‧‧‧源極/汲極區域
30‧‧‧接觸洞蝕刻停止層
32‧‧‧層間介電層
34‧‧‧功函數金屬層
36‧‧‧低阻抗金屬層
38‧‧‧硬遮罩
40‧‧‧遮蓋層
42‧‧‧三角形遮蓋層
44‧‧‧遮蓋層
46‧‧‧層間介電層
48‧‧‧接觸洞
50‧‧‧接觸插塞
第1圖至第4圖為本發明較佳實施例製作一半導體元件之方法示意圖。
請參照第1圖至第4圖，第1圖至第4圖為本發明較佳實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有一電晶體區，例如一PMOS電晶體區或一NMOS電晶體區。
基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離，且部分的鰭狀結構14上另分別設有複數個金屬閘極18、20、22。需注意的是，本實施例雖以三個金屬閘極為例，但金屬閘極的 數量並不侷限於此，而可視製程需求任意調整。
上述鰭狀結構14之形成方式可以包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積、化學機械研磨(chemical mechanical polishing,CMP)及回蝕刻製程而形成一環繞鰭狀結構14底部之絕緣層。除此之外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積、CMP及回蝕刻製程形成一絕緣層以包覆住鰭狀結構14之底部。另外，當基底12為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻基底上之一半導體層，並停止於此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述製作絕緣層的步驟。
金屬閘極18、20、22之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先閘極介電層(high-k first)製程以及後閘極製程之後閘極介電層(high-k last)製程等方式製作完成。以本實施例之先閘極介電層製程為例，可先於鰭狀結構14與絕緣層上形成一較佳包含高介電常數介電層與多晶矽材料所構成的虛置閘極(圖未示)，然後於虛置閘極側壁形成側壁子24。接著於側壁子24兩側的鰭狀結構14以及/或基底12中形成一源極/汲極區域26與磊晶層(圖未示)、形成一接觸洞蝕刻停止層30覆蓋虛置閘極，並形成一由四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)所組成 的層間介電層(圖未示)於接觸洞蝕刻停止層30上。
之後可進行一金屬閘極置換(replacement metal gate)製程，先平坦化部分之層間介電層32及接觸洞蝕刻停止層30，並再將虛置閘極轉換為一金屬閘極。金屬閘極置換製程可包括先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除虛置閘極中的多晶矽材料以於層間介電層32中形成一凹槽。之後形成一至少包含U型功函數金屬層34與低阻抗金屬層36的導電層於該凹槽內，並再搭配進行一平坦化製程使U型功函數金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。
在本實施例中，功函數金屬層34較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層34可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層34可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層34與低阻抗金屬層36之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層44則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者 所熟知技藝，在此不另加贅述。
形成金屬閘極18、20、22後可選擇性先去除部分功函數金屬層34與低阻抗金屬層36以於側壁子24間蝕刻出一凹槽，然後填入一硬遮罩38於功函數金屬層34與低阻抗金屬層36上。其中硬遮罩38可為單一材料層或複合材料層，例如一包含氧化矽與氮化矽之複合層。
然後如第2圖所示，去除全部的層間介電層32並裸露出金屬閘極18、20、22及接觸洞蝕刻停止層30，並進行一高密度電漿(high-density plasma,HDP)沉積製程，以形成一遮蓋層40於硬遮罩38及接觸洞蝕刻停止層30上。一般而言，標準高密度電漿製程會同時進行沉積及濺射蝕刻，例如一邊沉積由氮化矽等所構成之介電材料然後同時不斷削除角落的介電材料，因此本實施例由高密度電漿製程所形成之遮蓋層40較佳包含一三角形遮蓋層42設於硬遮罩38的正上方以及一遮蓋層44位於部分該三角形遮蓋層42的下方並覆蓋金屬閘極18、20、22側壁的接觸洞蝕刻停止層30以及基底12上的接觸洞蝕刻停止層30。在本實施例中，三角形遮蓋層42與遮蓋層44均較佳由氮化矽所構成，但不侷限於此。
如第3圖所示，接著形成另一層間介電層46於遮蓋層40與基底12上，然後進行一微影暨蝕刻製程，例如可利用圖案化光阻(圖未示)為遮罩進行一蝕刻製程，以單次或多次蝕刻方式去除部分層間介電層46、三角形遮蓋層42以及接觸洞蝕刻停止層30，以於金屬閘極20旁形成一接觸洞48。
之後如第4圖所示，可再於接觸洞48中填入所需的金屬材料，並搭配進行一平坦化製程去除部分金屬材料以形成接觸插塞50。由於製作接觸插塞的過程為本技術領域所熟知技藝，在此不另加贅述。至此即完成本發明較佳實施例製作一半導體元件的方法。
請在參照第2圖，其另揭露一種半導體元件結構。如圖中所示，半導體元件主要包含一基底12、複數個金屬閘極18、20、22設於基底12上、複數個源極/汲極區域26設於金屬閘極18、20、22兩側之基底12中、一三角形遮蓋層42設於金屬閘極18、20、22上以及一硬遮罩38設於三角形遮蓋層42及金屬閘極18、20、22之間。
硬遮罩38及金屬閘極18、20、22之側壁以及基底12上另設有一接觸洞蝕刻停止層30，且三角形遮蓋層42下方及接觸洞蝕刻停止層30表面也設有一遮蓋層44，其中接觸洞蝕刻停止層30與硬遮罩38較佳包含氮化矽，但不侷限於此。在本實施例中，三角形遮蓋層與遮蓋層均由氮化矽所構成，但不侷限於此。
綜上所述，本發明較佳於金屬閘極及其上之硬遮罩完成後進行一高密度電漿沉積製程，以形成一約略三角形的遮蓋層於硬遮罩上以及另一遮蓋層設於金屬閘極之側壁。依據本發明之較佳實施例，以高密度電漿沉積製程所形成之三角形遮蓋層可於硬遮罩38之外對金屬閘極提供另一層保護，特別可於後續進行源極/汲極區域的自行對準接觸插塞(self-aligned contact,SAC)製程時防止形成接觸洞的蝕刻劑侵蝕到金屬閘極。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧鰭狀結構
24‧‧‧側壁子
26‧‧‧源極/汲極區域
30‧‧‧接觸洞蝕刻停止層
32‧‧‧層間介電層
34‧‧‧功函數金屬層
36‧‧‧低阻抗金屬層
38‧‧‧硬遮罩
40‧‧‧遮蓋層
42‧‧‧三角形遮蓋層
44‧‧‧遮蓋層
46‧‧‧層間介電層
50‧‧‧接觸插塞

Claims (17)

  1. 一種製作半導體元件的方法，包含：提供一基底，該基底上具有一金屬閘極以及一硬遮罩設於該金屬閘極上；以及進行一高密度電漿(high-density plasma,HDP)沉積製程，以形成一遮蓋層於該硬遮罩及該基底上。
  2. 如申請專利範圍第1項所述之方法，另包含：形成一鰭狀結構於該基底中；以及形成一金屬閘極於該鰭狀結構上。
  3. 如申請專利範圍第1項所述之方法，其中該硬遮罩包含氮化矽。
  4. 如申請專利範圍第1項所述之方法，其中該遮蓋層包含氮化矽。
  5. 如申請專利範圍第1項所述之方法，其中該遮蓋層包含一三角形遮蓋層設於該硬遮罩上。
  6. 如申請專利範圍第1項所述之方法，另包含一接觸洞蝕刻停止層設於該硬遮罩及該金屬閘極之側壁以及該基底上。
  7. 如申請專利範圍第6項所述之方法，另包含進行該高密度電漿沉積製程以形成該遮蓋層於該接觸洞蝕刻停止層上。
  8. 如申請專利範圍第1項所述之方法，另包含形成一層間介電層於該遮蓋層及該基底上。
  9. 如申請專利範圍第8項所述之方法，另包含去除部分該層間介電層及部分該遮蓋層以形成一接觸洞鄰近該金屬閘極。
  10. 一種半導體元件，包含：一基底；一金屬閘極設於該基底上；一源極/汲極區域設於該金屬閘極兩側之該基底中；以及一三角形遮蓋層設於該金屬閘極上。
  11. 如申請專利範圍第10項所述之方法，另包含：一鰭狀結構設於該基底上；以及該金屬閘極設於該鰭狀結構上。
  12. 如申請專利範圍第10項所述之方法，其中該三角形遮蓋層包含氮化矽。
  13. 如申請專利範圍第10項所述之方法，另包含一硬遮罩設於該三角形遮蓋層及該金屬閘極之間。
  14. 如申請專利範圍第13項所述之方法，其中該硬遮罩包含氮化矽。
  15. 如申請專利範圍第13項所述之方法，另包含一接觸洞蝕刻停止層設於該硬遮罩及該金屬閘極之側壁以及該基底上。
  16. 如申請專利範圍第15項所述之方法，另包含一遮蓋層位於部分 該三角形遮蓋層下以及該接觸洞蝕刻停止層上。
  17. 如申請專利範圍第10項所述之方法，其中該遮蓋層以及該三角形遮蓋層包含相同材料。
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