KR100824947B1 - 집적 반도체 구조물 및 그 제조방법 - Google Patents
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Abstract
집적 반도체 구조물 및 그 제조방법이 개시되어 있다. 본 발명은 집적 반도체 구조물 및 그 제조방법을 제공한다. 집적 반도체 구조물의 제조방법은, 상부면(O)을 가지며, 제 1 및 제 2 트랜지스터 영역들(T1, T2)를 갖는 반도체 기판(1)을 제공하는 단계로, 상기 제 1 트랜지스터 영역(T1)은 n-MOSFET 영역이고, 상기 제 2 트랜지스터 영역(T2)은 p-MOSFET 영역인, 단계; 그리고 상기 제 1 및 제 2 트랜지스터 영역들(T1, T2)의 각각에서 적어도 하나의 게이트 유전체 층(2, 3, 10c, 17, 25)과 하나의 게이트 층(4; 35; 50, 60)을 구비하는 게이트 구조물을 상기 제 1 및 제 2 트랜지스터 영역들(T1, T2) 상에 형성하는 단계로, 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층 (4; 35;60)은 음으로 도핑된 폴리실리콘으로 제조되고, 상기 제 1 트랜지스터 영역(T1)에서 상기 적어도 하나의 게이트 유전체 층(2, 10c, 17)은 제 1 유전체 층(2, 10c, 17)을 포함하며, 상기 제 2 트랜지스터 영역(T2)에서 상기 적어도 하나의 게이트 유전체층(2, 10c, 25, 25')은 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층(4; 35; 60)에 인접하게 위치된 계면 유전체 층(3; 25; 25')을 포함하며, 상기 계면 유전체 층(3; 25; 25')은 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층(4; 35; 60)에 페르미-핀닝 효과(Fermi-pinning effect)를 야기하는 Al2O3 함유 계면을 형성하며, 상기 제 1 트랜지스터 영역(T1)은 상기 계면 유전체 층(3; 25; 25')을 포함하지 않는, 단계;를 포함한다.
집적 반도체 구조물, 트랜지스터 영역, 계면, 유전체층, 게이트층, 폴리실리콘, 기판
Description
도 1a,b는 본 발명의 제 1 실시 예에 따른 집적 반도체 구조물의 제조 방법을 단계별로 나타낸 개략적인 단면도;
도 2a,b는 본 발명의 제 2 실시 예에 따른 집적 반도체 구조물의 제조 방법을 단계별로 나타낸 개략적인 단면도;
도 3a 내지 도 3f는 본 발명의 제 3 실시 예에 따른 집적 반도체 구조물의 제조 방법을 단계별로 나타낸 개략적인 단면도;
도 4a 내지 도 4f는 본 발명의 제 4 실시 예에 따른 집적 반도체 구조물의 제조 방법을 단계별로 나타낸 개략적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 반도체 기판
2, 3 : 유전체층
4 : 폴리실리콘 게이트 층
5 : 포토레지스트 영역
T1 : 제 1 트랜지스터 영역
T2 : 제 2 트랜지스터 영역
T3 : 제 3 트랜지스터 영역
7 : STI 트렌치
9 : 고립 충전영역
10 : 얇은 희생 산화물층
10a : 두꺼운 산화물층
15 : 포토레지스트층
20 : 개구부
21 : 트렌치
60 : 폴리실리콘 게이트층
61 : 포토마스크
70 : 텅스텐층
본 발명은 집적 반도체 구조물 및 그 제조방법에 관한 것이다.
미합중국 특허 제 5,843,812 호에는 폴리실리콘 게이트를 갖는 p-MOSFET 제조방법이 개시되어 있는데, 여기에서 보다 안정한 임계전압을 달성하기 위해서 상 기 폴리실리콘 게이트 내로 BF2 이온 주입이 수행된다.
비록 임의적으로 집적된 반도체 구조물에 적용가능한 원리가 있을 지라도, 다음의 발명과 하기 문제점들은 실리콘 기술에서 집적 메모리 회로들과 관련하여 설명될 것이다.
주변 장치들의 속도를 개선하기 위해서는, 게이트 산화물 두께 뿐만 아니라 장치의 길이가 축소되어야 한다. 2nm의 일정 두께 이하에서, 게이트 누설은 매우 중요하고 기하급수적으로 증가한다. high-k 유전체들(high-k dielectrics)은 게이트 산화물 문제를 개선시키기 위해서 상정(想定)한 것이다. 그러나, high-k 유전체를 N+ 폴리실리콘 게이트와 집적화하는 것은 페르미-레벨 핀닝(fermi-level pinning)으로 인하여 매우 곤란하다.
또한, 게이트 폴리실리콘 공핍은 약 2nm보다 작은 직경을 갖는 얇은 게이트 유전체와 작은 게이트 길이 트랜지스터들의 온-전류(on-current)를 위한 제한적인 요소가 된다. 게이트 폴리-공핍 효과(gate poly-depletion effect)는 논리 소자들(logic devices)에 대한 게이트 유전체의 전체 유효 산화물 두께에서 7-10 x 10-10m(Ångstrom) 증가에 기여한다. 게이트 폴리실리콘 공핍은 DRAM 처리도중에 높은 붕소 비활성화로 인하여 DRAM 지지장치들에서 p-MOSFETs에 대하여 특히 심하다.
폴리-공핍 효과들로부터 자유로운 금속 게이트들은 폴리실리콘 게이트를 대체할 수 있을 것으로 기대된다. 그런데, 공정 호환성, 장치 신뢰도 및 p- 및 n- MOSFETs에 대한 이중 일함수 금속 게이트들 집적화에서의 어려움과 같은 문제들이 금속 게이트의 도입에 장애가된다. N+ 폴리실리콘 게이트를 갖는 p-MOSFETs는 폴리실리콘 공핍 효과로부터 자유롭기는 하지만, 임계전압은 N+ 폴리실리콘의 부적당한 일함수로 인하여 실제로 적용하기에는 너무 높다.
본 발명의 목적은 p-MOSFET의 페르미 레벨(Fermi-level)이 적절하게 조정되는 집적 반도체 구조물 및 이를 제조하기 위한 방법을 제공하려는 것이다.
본 발명에 따르면, 이러한 목적은 특허청구범위 제 1 항에 기재된 제조방법 및 제 13 항에서 한정된 집적 반도체 구조물에 의해서 달성된다.
본 발명을 강조하는 기본적인 사상은 적당한 임계전압을 유지하면서 게이트 폴리실리콘 공핍을 제거함으로써 p-MOSFET 성능을 향상시키는 것이다. N+ 폴리실리콘 게이트는 p-MOSFET에 대한 게이트 폴리실리콘 공핍으로부터 자유로우므로, 게이트 전극으로서 사용된다. 또한, 얇은 계면 high-k 유전체층, 바람직하게는 AlxOy 층이 N+ 폴리실리콘 게이트와 게이트 유전체 사이에서 p-MOSFET에 도입된다. 이러한 계면 high-k 유전체층은 N+ 게이트 폴리실리콘에서 강한 페르미 레벨 핀닝효과를 갖도록 선택된다. 그 결과, N+ 폴리실리콘에 대한 유효 일함수는 대응하는 P+ 폴리실리 콘 게이트의 값에 근접하는 값으로 조정된다. 따라서, p-MOSFET의 임계전압이 수용가능한 범위에서 조절될 수 있다.
매우 얇은 AlxOy 층(단층 또는 여러 단층들)은 약 7 내지 10의 상대적으로 높은 유전체 상수로 인하여 전체 게이트 유전체 유효 두께의 상당한 증가를 야기한다. 또한, 금속 게이트를 사용하는 것에 비해서 현재의 Si 처리에는 양호한 공정 호환성이 존재한다. 이중 일함수 개념은 붕소 침투로 인한 열 손실의 제한없이 이루어지는 것이다.
얇은 high-k 유전체 계면 층의 형성을 위한 2가지 일반적인 접근방법이 제안된 바 있다.
첫번째 방법은, 게이트 유전체 층의 상부에 high-k 계면 유전체층을 증착시키고, 선택적인 습식 화학작용에 의해서 n-MOSFET 영역들의 상부에서 high-k 유전체 층을 제거하는 것이다.
다른 방법은, 상기 영역을 패터닝한 후에, p-MOSFET N+ 폴리실리콘 게이트 영역 내로 적당한 금속 철들을 주입한다. 그런 다음에는, 금속 철들이 N+ 폴리실리콘과 게이트 유전체 사이의 계면으로 확산하도록 열처리를 수행하며, 이때 금속 철들은 게이트 유전체(SiO2, SiOxNy 또는 다른 high-k 산화물)와 반응하여 원하는 얇은 계면 high-k 유전체층을 형성하게 된다.
종속항들에서는, 특허청구범위 제 1 항의 제조방법의 바람직한 실시 예들과 개선사항들이 거론된다.
본 발명의 바람직한 실시 예에 따르면, 제 1 및 제 2 트랜지스터 영역 상에 게이트 구조물을 형성하는 단계는, 상기 제 1 및 제 2 트랜지스터 영역에 제 1 유전체층을 형성하는 단계; 상기 제 1 유전체층 위에서 상기 제 1 및 제 2 트랜지스터 영역에 계면 유전체층을 형성하는 단계; 상기 제 2 트랜지스터 영역에서 상기 계면 유전체층을 마스킹(masking)하는 단계; 상기 제 1 트랜지스터 영역에서 상기 계면 유전체층을 제거하는 단계; 그리고 상기 제 1 및 제 2 트랜지스터 영역에 상기 게이트층을 형성하는 단계를 포함한다.
본 발명의 다른 바람직한 실시 예에 따르면, 제 1 및 제 2 트랜지스터 영역 상에 게이트 구조물을 형성하는 단계는, 상기 제 1 및 제 2 트랜지스터 영역에 제 1 유전체층을 형성하는 단계; 상기 제 1 및 제 2 트랜지스터 영역에 게이트층을 형성하는 단계; 상기 제 2 트랜지스터 영역 내로 Al 이온 주입을 수행하는 단계; 그리고 상기 제 1 유전체층 위에서 상기 제 2 트랜지스터 영역에 계면 유전체층을 형성하기 위하여 열처리를 수행하는 단계;를 포함한다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 제 1, 제 2 및 제 3 트랜지스터 영역들을 갖는 반도체 기판이 제공되고, 이때 상기 제 1 트랜지스터 영역은 n-MOSFET 영역이고, 상기 제 2 트랜지스터 영역은 p-MOSFET 영역이며, 상기 제 3 영역은 메모리 어레이 MOSFET이고, 적어도 하나의 제 2 유전체층이 상기 제 1, 제 2 및 제 3 트랜지스터 영역들 모두에서 동시에 형성된다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 상기 제 2 유전체층은 HfO 또는 HfSiO 또는 HfSiON로 제조된 high-k 유전체층이다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 상기 계면 유전체층은 Al2O3, Al2O3나 HfAlxOy,나 상기 게이트층 상에 Al2O3 풍부 계면을 형성하는 Al2O3와 조합한 소정 재료와 같은 high-k 재료로 제조된다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 상기 제 1 및 제 2 트랜지스터 영역에서 상기 게이트층은 동일한 재료로 제조되고 이에 의해 전기적으로 연결된다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 상기 제 1 및 제 2 트랜지스터 영역에서 상기 게이트층은 다른 재료로 제조되고 게이트 접촉층에 의해서 전기적으로 연결된다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 상기 메모리 어레이 MOSFET는 RCAT 장치이다.
도면들에 있어서, 동일한 참조부호들은 기능적으로 동등한 부품들을 나타낸다. 도 1A,B는 본 발명의 제 1 실시 예에 따른 집적 반도체 구조물의 제조 방법을 단계별로 나타낸 개략적인 단면도이다.
도 1에 있어서, 참조부호 1은 실리콘 반도체 기판을 나타내는데, 이 반도체 기판은 n-MOSFET 영역으로서 제 1 트랜지스터 영역(T1) 및 p-MOSFET 영역으로서 제 2 트랜지스터 영역(T2)을 갖는다. 기판(1)의 상부에는 SiO2의 기초 게이트 유전체층(2) 및 AlxOy 의 얇은 high-k 계면 유전체층(3)이 증착된다. 상기 AlxOy 의 얇은 high-k 계면 유전체층(3)이 증착된 후에는 임의적으로 열처리가 수행된다.
도 1B를 참조하면, 제 2 트랜지스터 영역(T2), 즉 p-MOSFET 영역에 있는 층들(2,3)은 포토레지스트 영역(5)에 의해서 보호된다. 그런 후에, high-k 계면 유전체층(3)이 제 1 트랜지스터 영역(T1), 즉 n-MOSFET 영역에 있는 기초 유전체층(2)의 상부로부터 선택적으로 제거된다.
그런 후에, 포토레지스트 영역(5)은 제 2 트랜지스터 영역(T2)으로부터 제거되고, (도시되지 않은) N+ 게이트 폴리실리콘 층이 제 1 및 제 2 트랜지스터 영역들(T1,T2) 위로 증착된다.
결과적으로, 반도체 구조물이 얻어지는데, 여기에서 제 2 트랜지스터 영역(T2)에 있는 p-MOSFETs는 적당한 일함수와 수용 가능한 값의 임계전압으로 얻어진다. 동시에, n-MOSFETs 트랜지스터들이 제 1 트랜지스터 영역(T1)에서 얻어지는데, 이 영역에서는 상기 추가적인 얇은 high-k 계면 유전체층(3)을 필요로 하지 않는다. 왜냐하면, 수용가능한 값의 임계전압이, 이러한 얇은 high-k 계면 유전체층(3)의 부재하에서, 단지 상기 기초 유전체층(2)의 사용에 의해서 얻어질 수 있기 때문이다.
도 2A,B는 본 발명의 제 2 실시 예에 따른 집적 반도체 구조물의 제조방법을 단계별로 나타낸 개략적인 단면도이다.
도 2A 및 2B에 도시된 제 2 실시 예에 있어서, 최종적으로 얻어지는 반도체 구조물은 제 1 실시 예에서 최종적으로 얻어지는 것과 동일한 반면, 각기 다른 유전체 구조물을 갖는 2개의 트랜지스터 영역들(T1,T2)을 얻기 위한 제조 공정이 변경된다.
도 2A를 참고하면, SiO2의 기초 유전체층(2)은 제 1 및 제 2 트랜지스터 영역들(T1,T2) 위에 형성된다. 그런 후에, N+ 폴리실리콘 게이트 층(4)이 기초 게이트 유전체층(2)의 상부에 증착된다.
도 2B에 도시된 다음 처리단계에 있어서, 단지 제 2 트랜지스터 영역(T2)에서만 Al 이온들의 주입이 수행된다. 이것은 상기 이온 빔의 초점을 적절하게 조절하거나 아니면 (도시되지 않은) 마스크층에 의해서 상기 제 1 트랜지스터 영역(T1)을 보호함으로써 달성된다.
부수적인 열처리 후에, Al은 N+ 폴리실리콘 게이트층(4)에서 기초 게이트 유전체 층 사이의 계면 내로 확산되고, 기초 게이트 유전체층(2)에 함유된 산화물과 반응하며, 그 결과 단지 상기 제 2 트랜지스터 영역(T2)에서만 계면 AlxOy high-k 유전체층(3)이 형성된다.
결과적으로, 위에서 언급한 바와 같은 훌륭한 장점을 갖는 제 1 실시 예와 동일한 반도체 구조물이 얻어진다.
본 발명의 제 3 및 제 4 실시예들은 하기에서 주변의 n-MOSFETs 및 p- MOSFETs 뿐만 아니라 RCAT 타입의 어레이 MOSFETs를 갖는 구조물들로서 언급된다.
도 3A 내지 도 3F는 본 발명의 제 3 실시 예에 따른 집적 반도체 구조물의 제조방법을 단계별로 나타낸 개략적인 단면도이다.
도 3A를 참조하면, 참조부호 T1은 N-MOSFETs에 대한 제 1 트랜지스터영역을 나타내고, 참조부호 T2는 p-MOSFETs에 대한 제 2 트랜지스터영역을 나타내고, 참조부호 T3는 RCAT 타입의 어레이 MOSFETs를 나타낸다.
도 3A에 도시된 공정 단계에 도달하기 위해서, STI 트렌치들(7)이 실리콘 반도체 기판(1)에 형성되고, 고립 충전영역(9) 내에서는 실리콘 산화물이 채워진다. 그러면, 적당한 임계적인 이온주입이 제 1, 제 2 및 제 3 트랜지스터 영역들(T1,T2,T3)에서 수행된다. 얇은 희생 산화물층(10)이 제 1 및 제 2 트랜지스터 영역들(T1,T2)에 형성되는 반면에, 두꺼운 산화물층(10a)이 제 3 트랜지스터 영역(T3)에서 반도체 기판의 상부면(O)상에 형성된다. 산화물층(10)과 산화물층(10a) 사이의 단계는 참조부호 11로 나타내었다.
또한, 개구부(20)가 제 3 트랜지스터영역(T3)에 형성되도록 산화물층(10,10a)의 상부에 포토레지스트층(15)이 증착된다. 이렇게 형성된 포토레지스트층(15)을 마스크로서 사용하고, 산화물층(10a)의 아래에 놓인 제 3 트랜지스터 영역(T3)을 노출시키도록 개구부(20)에서 산화물층(10a)이 식각된다.
도 3B를 참조하면, 포토레지스트층(15)이 제거되고, 산화물층(10,10a)을 마스크로 사용하여 적당한 테두리에 의해 RCAT 타입의 어레이 MOSFET에 대한 트렌치(21)가 형성된다. 그러면, 얇은 희생 산화물층(10)이 제거되고, 공정 단계에서 두꺼운 산화물층(10a)이 가늘어지게 된다.
도 3C에 도시된 바와 같이, 두꺼운 산화물층(10d)이 형성되고, 어레이 MOSFET에 대한 트렌치(21)를 제외하고는 두꺼운 산화물층(10d)을 제거하기 위해 마스크를 사용하여 식각된다. 이때 상기 두꺼운 산화물층(10d)은 그 안에 형성될 어레이 MOSFET에 대한 제 1유전체층을 형성한다. 그러면, 얇은 산화물층(10c)이 제 1 및 제 2 트랜지스터 영역들(T1,T2) 그리고 산화물층(10a)의 상부에 형성되고, 이때 얇은 산화물층(10c)은 그 안에 형성될 n- 및 p-MOSFETs에 대한 제 1 유전체층을 형성한다.
도 3D에 따르면, HfO 또는 HfSiO 또는 HfSiON와 같은 high-k 유전체로 제조된 제 2 유전체층(17)이 제 1, 제 2 및 제 3 트랜지스터 영역들(T1, T2, T3) 위로 증착된다. 그런 후에, 제 3 유전체층(25)이 제 1의 high-k 유전체층(17) 위로 증착되는데, 이때 제 3 유전체층(25)은 Al2O3나 HfAlxOy,또는 폴리실리콘에 대하여 Al2O3 풍부 계면을 형성하는 Al2O3와 조합한 소정 재료로 제조된다. high-k 재료로 제조된 제 3 유전체층(25)은 나중의 N+ 게이트 폴리실리콘 상에서 강한 페르미-레벨 핀닝 효과를 갖도록 선택된다. 그 결과, N+ 폴리실리콘에 대한 유효 일함수는 대응하는 P+ 폴리실리콘 게이트의 값과 근접한 값으로 조정된다. 그러므로, p-MOSFET의 임계전압이 수용가능한 범위로 조절될 수 있다.
그러면, 제 2 트랜지스터 영역(T2), 즉 p-MOSFET 트랜지스터 영역을 보호하 도록 포토레지스트층(30)이 제 3 유전체층(25) 위로 증착된다. 위와같이 구성된 포토레지스트층(30)을 마스크로 사용하여, 제 3 유전체층(25)이 선택적인 습식 에지 식각처리에 의해서 제 1 및 제 3 트랜지스터 영역들(T1,T3)로부터 제거된다. 도 3E에 도시된 바와 같이, 포토레지스트층(30)의 제거후에는, 단지 제 1 및 제 2 트랜지스터 영역들(T1,T2)을 커버하도록 N+ 폴리실리콘 게이트층(35)이 증착된다.
이러한 공정단계에 있어서, 어레이 MOSFET를 반도체 기판(1)의 표면(O) 아래 높이로 하기 위해서 N+ 폴리실리콘 게이트층(35)은 트렌치(21)에서 오목한 곳에 제공된다. 상기 N+ 폴리실리콘 게이트층(35)을 구성하고 오목한 곳에 제공되도록 하기 위하여, (도시되지 않은) 포토레지스트 마스크가 또한 사용된다.
도 3F를 참조하면, 다른 산화물층이 제 1, 제 2 및 제 3 트랜지스터 영역들(T1,T2,T3) 위로 증착되고, N+ 폴리실리콘 게이트층(35) 상에서 그리고 제 3 트랜지스터 영역(T3)에서 어레이 MOSFET에 대한 트렌치(21) 내에서 스페이서들(42a,42b)로서 제공되도록 등방위적으로 식각된다
마지막으로, 제 1, 제 2 및 제 3 트랜지스터 영역들(T1,T2,T3)에서 N+ 폴리실리콘 게이트층(35)의 상부에 게이트 접점을 형성하기 위해서, 텅스텐층(40)이 증착된다.
이러한 실시 예에 있어서, N+ 폴리실리콘 게이트층(35)은 제 1 및 제 2 트랜 지스터 영역들(T1,T2)의 게이트들을 연결시킨다. 이는 대응하는 n- 및 p-MOSFETs의 전기적 성능에 있어서 필수적이다.
도 4A 내지 도 4F는 본 발명의 제 4 실시예로서 집적 반도체 구조물에 대한 제조방법을 단계적으로 개략적으로 나타낸 도면이다.
도 4A에 도시된 공정 상태는 도 3C에 도시된 공정 상태로부터 시작되어 얇은 산화물층(10C)과 두꺼운 산화물층(10d)을 형성한 후의 상태이다.
HfO 또는 HfSiO 또는 HfSiON high-k 재료로 제조된 제 2의 유전체층(17)은 제 1, 제 2 및 제 3 트랜지스터 영역들(T1,T2,T3) 위로 증착된다. 그런 후에, N+ 폴리실리콘 게이트층(50)이 제 1, 제 2 및 제 3 트랜지스터 영역들(T1,T2,T3)에서 제 1 high-k 유전체층(17) 위로 증착된다. 그러면, 단지 제 1 트랜지스터 영역(T1)만을 보호하도록 포토레지스트층(55)이 N+ 폴리실리콘 게이트층(50) 위로 증착하여 패터닝된다. 그 공정 상태가 도 4A에 도시되어 있다.
도 4B에 도시된 다음의 공정 단계에 있어서, 제 2 트랜지스터 영역(T2)으로부터 N+ 폴리실리콘 게이트층(50)이 제거되고, 제 3 트랜지스터 영역(T3)에서 어레이 MOSFET에 대한 트렌치(21)의 오목한 곳에 제공된다. 그런 후에, 포토레지스트층(55)이 제거되고, 다른 산화물층이 증착되어, 잔여 N+ 폴리실리콘 게이트층(50)과 제 3 트랜지스터 영역(T3)에서 어레이 MOSFET에 대한 트렌치(21)에 각각 스페이서들(42a' and 42b')이 형성되도록 등방위적으로 식각된다.
도 4C를 참조하면, 제 2 유전체층(17)은 제 2 트랜지스터 영역(T2)에서 리쏘그래피방식으로(lithographically) 제거되는 반면, 도 4C에 도시된 바와 같이 제 2 유전체층(17)이 단지 제 1 및 제 3 트랜지스터 영역(T1,T3)에 남겨지도록 제 3 트랜지스터 영역(T3)은 추가적인 포토레지스트 마스크(도시되지 않음)로 덮히게 된다. 이러한 공정 단계에서, 산화물층(10c)이 제거되고, 그런 후에 제 2 트랜지스터 영역(T2)이 새로워진다.
도 4D를 참조하면, 희생 열적 산화물층(10e)은 제 1 및 제 3 트랜지스터 영역(T1,T3)에서 잔여 N+ 폴리실리콘 게이트층(50) 상에 형성된다. 그런 후에, 제 3 유전체층(25')이 제 1, 제 2 및 제 3 트랜지스터 영역(T1,T2,T3) 위로 증착된다. 이때, 제 3 유전체층(25')은 Al2O3나 HfAlxOy,또는 폴리실리콘에 대하여 Al2O3 풍부 계면을 형성하는 Al2O3와 조합한 소정 재료로 제조된다. high-k 재료로 제조된 제 3 유전체층(25')은 N+ 게이트 폴리실리콘 상에서 강한 페르미-레벨 핀닝 효과를 갖도록 선택된다. 그 결과, N+ 폴리실리콘에 대한 유효 일함수가, 대응하는 P+ 폴리실리콘 게이트의 값과 근접한 값으로 조정된다. 따라서, p-MOSFET의 임계 전압이 수용 가능한 범위로 조절될 수 있다.
마지막으로, N+ 폴리실리콘 게이트층(60)이 제 3 유전체층(25')상에 형성되고, 그 결과 도 4D에 도시된 바와 같은 구조물이 형성된다.
도 4e를 참조하면, 단지 제 2 트랜지스터 영역(T2)만을 보호하도록 추가적인 포토마스크(61)가 형성된다. 이러한 포토마스크(61)를 사용하여, 제 2 트랜지스터 영역(T2)을 제외하고 N+ 폴리실리콘 게이트층(60)이 제거된다. 이 제거는 제 3 유전체층(25')에서 중단되는 식각처리에 의해서 수행된다. 부수적인 등방성 식각 단계에서, 도 4E로부터 얻어진 바와 같이 수직한 면들에서 그리고 잔여 N+ 폴리실리콘 게이트층의 아래에 남겨지도록 제 3 유전체층(25')이 제 1, 제 2 및 제 3 트랜지스터 영역(T1,T2,T3)의 노출된 평면으로부터 제거된다. 그런후에, 포토레지스트 마스크(61)가 잔여 N+ 폴리실리콘 게이트층(60)의 상부로부터 제거된다.
끝으로, 제 1, 제 2 및 제 3 트랜지스터 영역(T1,T2,T3)에서 N+ 폴리실리콘 게이트층들(50,60) 상에 게이트 접점들을 제공하기 위해서, 산화물층(10e)이 제거되고 텅스텐층(70)이 전체 구조물 위로 증착된다. 이러한 실시 예에 있어서, 텅스텐층(70)은, 제 1 및 제 2 트랜지스터 영역(T1,T2)의 게이트들을 연결시킨다. 이것은 대응하는 n- 및 p-MOSFETs의 전기적인 성능에 있어서 필수적이다.
비록 본 발명은 2개의 바람직한 실시 예들을 참조하여 설명하였지만, 이것으로 제한되지 않으며, 다양하게 변경할 수 있음을 해당기술분야의 숙련된 당업자는 명백하게 이해할 수 있을 것이다. 특히, 재료들의 선택은 단지 예시적인 것이며, 다양하게 변경될 수 있다.
특히, 제 2 트랜지스터 영역에 있는 게이트 구조물은 Al2O3 함유 계면상에 폴리실리콘을 증착시킴으로서 형성되고, 그런 후에 계면 폴리실리콘층을 남기는 완전한 규소화가 수행된다.
이와는 달리, 제 2 트랜지스터 영역에 있는 계면 구조물은 Al2O3 함유 계면상에 실란을 증착시킨후에 계면, 즉 텅스텐 또는 TiN의 상부에 금속게이트층을 증착시켜서 형성된다.
Claims (14)
- 집적 반도체 구조물의 제조방법으로서,상부면(O)을 가지며, 제 1 및 제 2 트랜지스터 영역들(T1, T2)를 갖는 반도체 기판(1)을 제공하는 단계로, 이때 상기 제 1 트랜지스터 영역(T1)은 n-MOSFET 영역이고, 상기 제 2 트랜지스터 영역(T2)은 p-MOSFET 영역인, 단계; 그리고상기 제 1 및 제 2 트랜지스터 영역들(T1, T2)의 각각에서 적어도 하나의 게이트 유전체 층(2, 3, 10c, 17, 25, 25')과 하나의 게이트 층(4; 35; 50, 60)을 구비하는 게이트 구조물을 상기 제 1 및 제 2 트랜지스터 영역들(T1, T2) 상에 형성하는 단계로, 이때 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층 (4; 35;60)은 음으로 도핑된 폴리실리콘(negatively doped polysilicon)으로 제조되고, 상기 제 1 트랜지스터 영역(T1)에서 상기 적어도 하나의 게이트 유전체 층(2, 10c, 17)은 제 1 유전체 층(2, 10c, 17)을 포함하며, 상기 제 2 트랜지스터 영역(T2)에서 상기 적어도 하나의 게이트 유전체층(2, 3, 10c, 25, 25')은 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층(4; 35; 60)에 인접하게 위치된 계면 유전체 층(3; 25; 25')을 포함하며, 상기 계면 유전체 층(3; 25; 25')은 상기 제 2 트랜지스터 영역(T2)에서 상기 게이트 층(4; 35; 60)에 페르미-핀닝 효과(Fermi-pinning effect)를 야기하는 Al2O3 함유 계면을 형성하며, 상기 제 1 트랜지스터 영역(T1)은 상기 계면 유전체 층(3; 25; 25')을 포함하지 않는, 단계;를 포함하며,상기 제 1 및 제 2 트랜지스터 영역(T1,T2)에 게이트 구조물을 형성하는 단계는,상기 제 1 및 제 2 트랜지스터 영역(T1,T2)에 제 1 유전체 층(2, 10c, 17)을 형성하는 단계;상기 제 1 및 제 2 트랜지스터 영역(T1,T2)에 상기 게이트 층 (4; 35; 50, 60)을 형성하는 단계;상기 제 2 트랜지스터 영역(T2) 내로 Al 이온 주입을 수행하는 단계; 그리고상기 제 2 트랜지스터 영역(T2)에서 상기 제 1 유전체 층(2, 10c, 17) 위로 상기 계면 유전체 층(3; 25; 25')을 형성하기 위한 열처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 반도체 구조물(1)은 제 1, 제 2 및 제 3 트랜지스터 영역들(T1, T2, T3)을 구비하며, 상기 제 1 트랜지스터 영역(T1)은 n-MOSFET 영역이고, 상기 제 2 트랜지스터 영역(T2)은 p-MOSFET 영역이며, 상기 제 3 트랜지스터 영역(T3)은 메모리 어레이 MOSFET이고, 적어도 하나의 제 2 유전체층(17)은 상기 제 1, 제 2 및 제 3 트랜지스터 영역들(T1, T2, T3) 모두에서 동시에 형성되는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 2 항에 있어서, 상기 제 2 유전체층(17)은 HfO 또는 HfSiO 또는 HfSiON으로 이루어진 high-k 유전체층인 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 계면 유전체층(3; 25; 25')은 AlxOy, Al2O3 또는 HfAlxOy 또는 상기 게이트층(4; 35; 60)상에 상기 Al2O3 함유 계면을 형성하는 Al2O3와 조합한 소정의 재료로 제조되는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 트랜지스터 영역들(T1, T2)에 있는 상기 게이트층(4; 35; 50, 60)은 동일한 재료로 제조되고 전기적으로 연결되는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 트랜지스터 영역들(T1, T2)에 있는 상기 게이트층(4; 35; 50, 60)은 다른 재료로 제조되고 게이트 접촉층(70)에 의해서 전기적으로 연결되는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 2 항에 있어서, 상기 메모리 어레이 MOSFET는 RCAT장치인 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서,상기 제 2 트랜지스터 영역(T2)에 게이트 구조물을 형성하는 단계는, Al2O3 함유 계면 상에 폴리실리콘을 증착시키는 단계와, 그 후에 계면 폴리실리콘층을 형성하는 완전한 실리콘화합물화(silicidation)를 수행하는 단계를 포함하는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 제 2 트랜지스터 영역(T2)에 게이트 구조물을 형성하는 단계는, 폴리실리콘 계면을 형성하도록 Al2O3 함유 계면 상에 실란을 증착시키는 단계와, 그 후에 계면의 상부에 금속 게이트층, 즉 텅스텐 또는 TiN 을 증착시키는 단계를 포함하는 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 상기 제 2 트랜지스터 영역(T1, T2)들의 게이트 구조물은 서로 전기적으로 연결된 것을 특징으로 하는 집적 반도체 구조물의 제조방법.
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