DE102006029229A1 - Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur - Google Patents

Herstellungsverfahren für eine integrierte Halbleiterstruktur und entsprechende integrierte Halbleiterstruktur Download PDF

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Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur und eine entsprechende integrierte Halbleiterstruktur. Das Herstellungsverfahren umfasst folgende Schritte: Bereitstellen eines Halbleitersubstrats (1) mit einer oberen Oberfläche (O) und mit einem ersten und einem zweiten Transistorbereich (T1, T2); wobei der erste Transistorbereich (T1) ein n-MOSFET-Bereich und der zweite Transistorbereich (T2) ein p-MOSFET-Bereich ist; Bilden einer Gatestruktur auf dem ersten und zweiten Transistorbereich (T1, T2) einschließlich von zumindest einer Gatedielektrikumsschicht (2, 3, 10c, 17, 25) und einer Gateschicht (4; 35; 50, 60) in jedem vom ersten und zweiten Transistorbereich (T1, T2); wobei die Gateschicht (4; 25; 60) in dem zweiten Transistorbereich (T2) aus negativ dotiertem Polysilicium hergestellt ist; wobei die zumindest eine Gatedielektrikumsschicht (2, 10c, 17) in dem ersten Transistorbereich (T1) eine erste dielektrische Schicht (2, 10c, 17) aufweist; wobei die zumindest eine Gatedielektrikumsschicht (2, 10c, 25, 25') in dem zweiten Transistorbereich (T2) eine dielektrische Grenzschicht (3; 25; 25') neben der Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) aufweist, wobei die dielektrische Grenzschicht (3; 25; 25') eine Al¶2¶O¶3¶-haltige Grenzschicht auf der Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) bildet und einen Fermi-Pinning-Effekt verursacht und wobei der erste Transistorbereich (T1) ...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Halbleiterstruktur und eine entsprechende integrierte Halbleiterstruktur.
  • Die US 5,843,812 beschreibt einen Herstellungsprozess eines p-MOSFET mit einem Polysiliciumgate, wobei eine BF2-Ionenimplantation in das Polysiliciumgate durchgeführt wird, um eine stabilere Schwellspannung zu erzielen.
  • Obwohl prinzipiell auf beliebige integrierte Halbleiterstrukturen anwendbar, werden die folgende Erfindung und die zugrunde liegenden Probleme bezüglich integrierter Speicherschaltungen in Siliciumtechnologie erläutert.
  • Zur Verbesserung der Geschwindigkeit der Peripherievorrichtungen müssen die Vorrichtungslänge sowie die Gateoxiddicke nach unten skaliert werden. Unterhalb einer bestimmten Dicke von 2 nm ist der Gate-Leckstrom sehr wichtig und steigt exponentiell an. High-k-Dielektrika sind vorgeschlagen zur Verbesserung des Gateoxid-Problems. Jedoch ist die Integration eines High-k-Dielektrikums zusammen mit einem N+-Polysiliciumgate aufgrund des Fermi-Pegel-Pinning sehr schwierig.
  • Ebenfalls wird die Verarmung des Gatepolysiliciums ein Grenzfaktor für den Ein-Strom von Transistoren mit geringer Gate-Länge mit einem dünnen Dielektrikum, welches eine Dicke von weniger als 2 nm aufweist. Der Gatepolysilicium-Verarmungseffekt trägt üblicherweise zu einem 7 – 10 × 10–10 m (Ångström)-Anstieg der gesamten effektiven Oxiddicke des Gatedielektrikums für Logikvorrichtungen bei. Die Gatepolysilicium-Verarmung ist sogar drastischer für p-MOSFETs in DRAM-Support- Vorrichtungen aufgrund der höheren Bordeaktivierung während der DRAM-Verarbeitung.
  • Metallgates, welche frei von Polysilicium-Verarmungseffekten sind, wurden zum Ersatz der Polysiliciumgates vorgeschlagen.
  • Jedoch haben Probleme, wie z.B. Prozesskompatibilität, Device-Realisierbarkeit und Schwierigkeiten beim Integrieren von Doppelarbeitsfunktion-Metallgates sowohl für p- als auch für n-MOSFETs die Einführung von Metallgates behindert. Obwohl p-MOSFETs mit einem N+-Polysiliciumgate ebenfalls frei von Polysilicium-Verarmungseffekten sind, ist die Schwellspannung zu hoch für irgendwelche praktischen Anwendungen aufgrund der ungeeigneten Arbeitsfunktion des N+-Polysiliciums.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines verbesserten Herstellungsverfahrens für eine integrierte Halbleiterstruktur und einer entsprechenden integrierten Halbleiterstruktur, wobei der Fermi-Pegel des p-MOSFET ebenfalls geeignet angepasst werden kann.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das Herstellungsverfahren nach Anspruch 1 und die entsprechende integrierte Halbleiterstruktur, welche in Anspruch 13 definiert ist, gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht in der Erhöhung der Funktionstüchtigkeit eines p-MOSFET durch Eliminieren der Gatepolysilicium-Verarmung bei gleichzeitiger Aufrechterhaltung der geeigneten Schwellspannung. Ein N+-Polysiliciumgate wird als Gateelektrode verwendet, da sie frei ist von Gatepolysilicium-Verarmung für p-MOSFETs. Weiterhin wird eine dünne Grenzschicht aus einem High-k-Dielektrikum, vorzugsweise eine AlxOy-Schicht, zwischen dem N+-Polysiliciumgate und dem Gatedielektrikum nur in dem p-MOSFET eingeführt. Diese High-k-Dielektrikum-Grenzschicht wird derart gewählt, dass sie starke Fermi-Level-Pinning-Effekte auf das N+-Gate polysilicium ausübt. Daraus resultierend wird die effektive Arbeitsfunktion für das N+-Polysilicium auf einen Wert nahe dem eines entsprechenden P+-Polysiliciumgates eingestellt. Daher kann die Schwellspannung des p-MOSFET noch in einem akzeptablen Bereich kontrolliert werden.
  • Schon eine sehr dünne AlxOy-Schicht (Monoschicht oder einige Monolagen) resultiert in einem insignifikanten Anstieg der gesamten effektiven Gatedielektrikumsdicke aufgrund ihrer relativ hohen Dielektrizitätskonstante von etwa 7 bis 10.
  • weiterhin gibt es eine gute Prozesskompatibilität mit der momentanen Siliciumverarbeitung im Vergleich zur Benutzung von Metallgates. Das Doppelarbeitsfunktionskonzept ist frei von Beschränkungen des thermischen Budgets aufgrund der Bordurchdringung.
  • Zwei allgemeine Ansätze werden für die Bildung der dünnen Grenzschicht aus dem High-k-Dielektrikum vorgeschlagen.
  • Der erste Ansatz besteht in der Abscheidung der Grenzschicht aus dem High-k-Dielektrikum auf der Oberseite der Gatedielektrikumsschicht und auf der Beseitigen der High-k-Dielektrikumsschicht auf der Oberseite der n-MOSFET-Regionen durch selektive Nasschemie.
  • Der andere Ansatz besteht in der Implantation geeigneter Metallionen in p-MOSFET-N+-Polysilicium-Gatebereiche nach der Strukturierung der Bereiche. Dann wird eine thermische Behandlung der Art durchgeführt, dass die Metallionen in die Grenzschicht zwischen dem N+-Polysilicium und dem Gatedielektrikum diffundieren, wo die Metallionen mit dem Gatedielektrikum reagieren (SiO2, SiOxNy oder ein anderes High-k-Oxid) und die erwünschte dünne Grenzschicht aus dem High-k-Dielektrikum bilden.
  • In den abhängigen Ansprüchen sind bevorzugte Ausführungsformen und Verbesserungen des Herstellungsverfahrens nach Anspruch 1 angegeben.
  • Gemäß einer bevorzugten Ausführungsform enthält der Schritt des Bildens einer Gatestruktur auf dem ersten und zweiten Transistorbereich: Bilden einer ersten dielektrischen Schicht in dem ersten und zweiten Transistorbereich; Bilden der dielektrischen Grenzschicht in dem ersten und zweiten Transistorbereich oberhalb der ersten dielektrischen Schicht; Maskieren der dielektrischen Grenzschicht in dem zweiten Transistorbereich; Entfernen der dielektrischen Grenzschicht in dem ersten Transistorbereich; und Bilden der Gateschicht in dem ersten und zweiten Transistorbereich.
  • Gemäß einer weiteren bevorzugten Ausführungsform enthält der Schritt des Bildens einer Gatestruktur auf dem ersten und zweiten Transistorbereich: Bilden einer ersten dielektrischen Schicht in dem ersten und zweiten Transistorbereich; Bilden der Gateschicht in dem ersten und zweiten Transistorbereich; Durchführen einer Al-Ionenimplantation in den zweiten Transistorbereich; Durchführen einer Wärmebehandlung zum Bilden der dielektrischen Grenzschicht in dem zweiten Transistorbereich oberhalb der ersten dielektrischen Schicht.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist das Halbleitersubstrat mit einem ersten, zweiten und dritten Transistorbereich versehen, wobei der erste Transistorbereich ein n-MOSFET-Bereich ist, wobei der zweite Transistorbereich ein p-MOSFET-Bereich ist und wobei der dritte Transistorbereich ein Speicherfeld-MOSFET ist und wobei zumindest eine zweite dielektrische Schicht simultan in allen vom ersten, zweiten und dritten Transistorbereich gebildet wird.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist die zweite dielektrische Schicht eine High-k-dielektrische Schicht aus HfO oder HfSiO oder HfSiON.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist die dielektrische Grenzschicht aus einem High-k-Material hergestellt, wie z.B. AlxOy, Al2O3 oder HfAlxOy oder irgendeinem Material in Kombination mit Al2O3, welches eine Al2O3-haltige Grenzfläche auf der Gateschicht bildet.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist die Gateschicht in dem ersten und zweiten Transistorbereich aus demselben Material hergestellt und dadurch elektrisch verbunden.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist die Gateschicht im ersten und zweiten Transistorbereich aus einem unterschiedlichen Material hergestellt und durch eine Gatekontaktschicht elektrisch verbunden.
  • Gemäß einer weiteren bevorzugten Ausführungsform ist der Speicherfeld-MOSFET eine RCAT-Vorrichtung.
    •
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung erläutert.
  • In den Figuren zeigen:
  • 1A, B schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur für eine erste Ausführungsform der vorliegenden Erfindung;
  • 2A, B schematische Querschnitte eines Herstellungsverfahren für eine integrierte Halbleiterstruktur als zweite Ausführungsform der vorliegenden Erfindung;
  • 3A–F schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als dritte Ausführungsform der vorliegenden Erfindung; und
  • 4A–F schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als vierte Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen identische Bezugszeichen äquivalente oder funktionell äquivalente Komponenten.
  • 1A, B zeigen schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als eine erste Ausführungsform der vorliegenden Erfindung.
  • In 1 bezeichnet Bezugszeichen 1 ein Siliciumhalbleitersubstrat mit einem ersten Transistorbereich T1 als n-MOSFET-Bereich und einem zweiten Transistorbereich T1 als p-MOSFET-Bereich. Abgeschieden auf der Oberseite des Substrats 1 ist eine Basis-Gatedielektrikumsschicht 2 aus SiO2 und eine dünne High-k-dielektrische Grenzschicht 3 aus AlxOy. Optional kann eine thermische Behandlung nach der Abscheidung einer High-k-dielektrischen Schicht 3 angewendet werden.
  • Mit Bezug auf 1B sind die Schichten 2, 3 in dem zweiten Transistorbereich T2, d.h. dem p-MOSFET-Bereich, mit einem Photolackbereich 5 geschützt. Danach wird die High-k-dielektrische Grenzschicht 3 selektiv von der Oberseite der Basisdielektrikumsschicht 2 in dem ersten Transistorbereich T1, d.h. dem n-MOSFET-Bereich, entfernt.
  • Danach wird der Photolackbereich 5 von dem zweiten Transistorbereich T2 entfernt, und eine (nicht gezeigte) N+-Gatepolysiliciumschicht wird über den ersten und zweiten Transistorbereich T1, T2 abgeschieden.
  • Anschließend wird eine Halbleiterstruktur erhalten, wobei p-MOSFETs in dem zweiten Transistorbereich T2 mit einer geeigneten Arbeitsfunktion und einem akzeptablen Wert der Schwellspannung erhalten werden können. Simultan können n-MOSFET-Transistoren in dem ersten Transistorbereich T1 erhalten werden, welche die zusätzliche dünne High-k-dielektrische Grenzschicht 3 nicht erfordern, da ein akzeptabler Wert der Schwellspannung in Abwesenheit dieser High-k-dielektrischen Schicht 3 erhalten werden kann, indem nur die Basisdielektrikumsschicht 2 verwendet wird.
  • 2A, B zeigen schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als zweite Ausführungsform der vorliegenden Erfindung.
  • In der zweiten Ausführungsform, die in 2A, B gezeigt ist, wird der Herstellungsprozess zum Erhalten der zwei Transistorbereiche T1, T2 mit verschiedenen dielektrischen Strukturen modifiziert, wobei die endgültig resultierende Halbleiterstruktur die gleiche wie bei der ersten Ausführungsform ist.
  • Bezüglich 2A wird die Basisdielektrikumsschicht 2 aus SiO2 auf dem ersten und zweiten Transistorbereich T1, T2 gebildet. Danach wird eine N+-Polysiliciumgateschicht auf der Oberseite der Basis-Gatedielektrikumsschicht 2 abgeschieden und strukturiert.
  • Im nächsten Prozessschritt, der in 2B illustriert ist, wird eine Implantation I von Al-Ionen nur im zweiten Transistorbereich T2 durchgeführt. Dies kann erreicht werden durch geeignetes Fokussieren des Ionenstrahls oder durch Schützen des ersten Transistorbereichs T1 mittels einer (nicht gezeigten) Maskierungsschicht.
  • Nach einer anschließenden thermischen Behandlung diffundiert Aluminium in die Grenzfläche zwischen der Basis-Gatedielektrikumsschicht in der N+-Polysiliciumgateschicht 4 und reagiert mit dem in der Basis-Gatedielektrikumsschicht 2 enthaltenen Oxid, um somit eine High-k-dielektrische Grenzschicht 3 aus AlxOy nur in dem zweiten Transistorbereich T2 zu bilden.
  • Demzufolge wird dieselbe Halbleiterstruktur wie bei der ersten Ausführungsform erhalten, welche die oben angegebenen exzellenten Vorteile aufweist.
  • Die dritte und vierte Ausführungsform, welche nachstehend beschrieben werden, beziehen sich auf Strukturen mit peripheren n-MOSFETs und p-MOSFETs sowie Matrix-MOSFETs des RCAT-Typs (Recessed Channel Array Transistor = Matrixtransistor mit eingesenktem Kanal).
  • 3A–F zeigen schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als dritte Ausführungsform der vorliegenden Erfindung.
  • In 3A bezeichnet Bezugszeichen T1 einen ersten Transistorbereich für N-MOSFETs, T2 einen zweiten Transistorbereich für p-MOSFETs und T3 einen dritten Transistorbereich für Matrix-MOSFETs des RCAT-Typs.
  • Zum Erreichen der in 3A gezeigten Prozessstufe werden STI-Gräben 7 in dem Halbleitersubstrat 1 gebildet und mit einer isolierenden Füllung 9 aus Siliciumoxid gefüllt. Dann werden Wannen- und Schwellspannungsimplantationen im ersten, zweiten und dritten Transistorbereich T1, T2, T3 durchgeführt. Eine dünne Oxidopferschicht 10 wird im ersten und zweiten Transistorbereich T1, T2 gebildet, wohingegen eine dicke Oxidschicht 10a auf der oberen Oberfläche O des Halbleitersubstrats in dem dritten Transistorbereich T3 gebildet wird. Eine Stufe zwischen den Oxidschichten 10 und 10a wird mit Bezugszeichen 11 bezeichnet.
  • Weiterhin wird eine Photolackschicht 15 abgeschieden und auf der Oberseite der Oxidschichten 10, 10a strukturiert, so dass eine Öffnung 20 in dem dritten Transistorbereich T3 gebildet wird. Mittels der strukturierten Photolackschicht 15 als Maske wird die Oxidschicht 10a in der Öffnung 20 entfernt, um den darunter liegenden dritten Transistorbereich T3 freizulegen.
  • Mit Bezug auf 3B wird die Photolackschicht 15 gestrippt und danach ein Graben 21 für einen Matrix-MOSFET des RCAT-Typs durch eine geeignete Ätzung unter Verwendung der Oxidschichten 10, 10a als Maske gebildet. Dann wird die dünne Opferoxidschicht 10 gestrippt, wobei in diesem Prozessschritt die dicke Oxidschicht 10a entsprechend gedünnt wird.
  • Wie in 3C dargestellt, wird eine dicke Oxidschicht 10d gebildet und unter Verwendung einer Maske zurückgeätzt, um sie außer in dem Graben 21 für den Matrix-MOSFET zu entfernen, wobei die dicke Oxidschicht 10d eine erste dielektrische Schicht für Matrix-MOSFETs, welche darin zu bilden sind, bildet. Dann wird eine dünne Oxidschicht 10c im ersten und zweiten Transistorbereich T1, T2 und auf der Oberseite der Oxidschicht 10a gebildet, wobei die dünne Oxidschicht 10c eine erste dielektrische Schicht für die darin zu bildenden n- und p-MOSFETs bildet.
  • Gemäß 3D wird eine zweite dielektrische Schicht 17 aus einem High-k-Dielektrikum, wie z.B. HfO oder HfSiO oder HfSiON, über dem ersten, zweiten und dritten Transistorbereich T1, T2, T3 abgeschieden. Danach wird eine dritte dielektrische Schicht 25 über der ersten High-k-dielektrischen Schicht 17 abgeschieden, wobei die dritte dielektrische Schicht 25 aus einem High-k-Material hergestellt ist, wie z.B. Al2O3 oder HfAlxOy oder irgendeinem Material in Kombination mit Al2O3, welches eine Al2O3-reiche Grenzfläche zu Polysilicium bildet. Die dritte dielektrische Schicht 25 aus dem High-k-Material wird derart gewählt, dass sie starke Fermi-Level-Pinning-Effekte auf dem letzteren N+-Gatepolysilicium ausübt. Als Konsequenz wird die effektive Arbeitsfunktion für das N+-Polysilicium auf einen Wert nahe demjenigen eines entsprechenden P+-Polysiliciumgates eingestellt. Daher kann die Schwellspannung des p-MOSFETs noch in einem akzeptablen Bereich gesteuert werden.
  • Dann wird eine Photolackschicht 30 über der dritten dielektrischen Schicht 25 abgeschieden und strukturiert, so dass sie den zweiten Transistorbereich T2 schützt, d.h. den p-MOSFET-Transistorbereich. Unter Verwendung der strukturierten Photolackschicht 30 als Maske wird die dritte dielektrische Schicht 25 im ersten und dritten Transistorbereich T1, T3 entfernt, und zwar durch einen selektiven Nassätzprozess.
  • Wie in 3E gezeigt, wird nach Entfernen der Photolackschicht 30 eine N+-Polysiliciumgateschicht 35 abgeschieden und derart strukturiert, so dass sie nur die ersten und zweiten Transistorbereiche T1, T2 bedeckt.
  • Bei diesem Prozessschritt wird die N+-Polysiliciumgateschicht 35 in dem Graben 21 für den Matrix-MOSFET auf einen Pegel unterhalb der Oberfläche O des Halbleitersubstrats 1 eingesenkt.
  • Zum Strukturieren und Einsenken der N+-Polysiliciumgateschicht 35 kann ebenfalls eine (nicht gezeigte) Photolackmaske verwendet werden.
  • Mit Bezug auf 3F wird eine weitere Oxidschicht 42 über dem ersten, zweiten und dritten Transistorbereich T1, T2, T3 abgeschieden und anisotrop geätzt, was in Spacern 42a und 42b an der N+-Polysiliciumgateschicht 35 und in dem Graben 21 für den Matrix-MOSFET in dem dritten Transistorbereich T3 resultiert.
  • Letzthin wird eine Wolframschicht 40 abgeschieden und strukturiert, um einen Gatekontakt auf der Oberseite der N+-Polysiliciumgateschicht 35 im ersten, zweiten und dritten Transistorbereich T1, T2, T3 zu bilden.
  • Bei diesem Beispiel verwendet die N+-Polysiliciumgateschicht 35 die Gates der ersten und zweiten Transistorbereiche T1, T2, was für die elektrische Funktionstüchtigkeit der entsprechenden n- und p-MOSFETs notwendig ist.
  • 4A–F zeigen schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur als vierte Ausführungsform der vorliegenden Erfindung.
  • Der in 4A gezeigte Prozesszustand wird ausgehend von dem Prozesszustand, der in 3C gezeigt ist, erreicht, nämlich nach Bildung der dünnen und dicken Oxidschichten 10c bzw. 10d.
  • Die zweite dielektrische Schicht 17 aus HfO- oder HfSiO- oder HfSiON-High-k-Material wird über dem ersten, zweiten und dritten Transistorbereich T1, T2, T3 abgeschieden. Danach wird eine N+-Polysiliciumgateschicht 50 über der ersten High-k-dielektrischen Schicht 17 in dem ersten, zweiten und dritten Transistorbereich T1, T2, T3 abgeschieden. Dann wird eine Photolackschicht 55 über der N+-Polysiliciumgateschicht 50 abgeschieden und strukturiert, so dass sie nur den ersten Transistorbereich T1 schützt, was in den in 4A gezeigten Prozesszustand resultiert.
  • In einem folgenden Prozessschritt, der in 4B gezeigt ist, wird die N+-Polysiliciumgateschicht 50 aus dem zweiten Transistorbereich 2 entfernt und in dem Graben 21 für den Matrix-MOSFET in dem dritten Transistorbereich T3 eingesenkt. Dann wird die Photolackschicht 55 entfernt, und eine weitere Oxidschicht wird abgeschieden und anisotrop über der Struktur zurückgeätzt, so dass Spacer 42a' und 42b' auf der restlichen N+-Polysiliciumgateschicht 55 und in dem Graben 21 für den Matrix-MOSFET in dem dritten Transistorbereich T3 gebildet werden.
  • Mit Bezug auf 4C wird die zweite dielektrische Schicht 17 selektiv lithographisch in dem zweiten Transistorbereich T2 entfernt, während der dritte Transistorbereich T3 mit einer (nicht gezeigten) weiteren Photolackmaske bedeckt ist, so dass die zweite dielektrische Schicht 17 nur in dem ersten und dritten Transistorbereich T3 verbleibt, wie in 4C gezeigt. In diesem Prozessschritt wird ebenfalls die Oxidschicht 10c entfernt und danach in dem zweiten Transistorbereich T2 erneuert.
  • Dann wird mit Bezug auf 4D eine thermische Opferoxidschicht 10e auf der verbleibenden N+-Polysiliciumgateschicht 55 in dem ersten und zweiten Transistorbereich T1, T3 gebildet. Danach wird eine dritte dielektrische Schicht 25' über dem ersten, zweiten oder dritten Transistorbereich T1, T2, T3 abgeschieden, wobei die dritte dielektrische Schicht 25' aus einem High-k-Material, wie z.B. Al2O3 oder HfAlxOy oder irgendeinem Material in Kombination mit Al2O3 besteht, welches eine Al2O3-reiche Grenzfläche zum Polysilicium bildet. Die dritte dielektrische Schicht 25 aus dem High-k-Material wird derart gewählt, dass sie starke Fermi-Pegel-Pinning-Effekte auf das letztere N+-Gatepolysilicium ausübt. Daraus resultierend wird die effektive Arbeitsfunktion für das N+-Polysilicium auf einen Wert nahe demjenigen eines entsprechenden P+-Polysiliciumgates eingestellt. Daher kann die Schwellspannung des p-MOSFETs noch in einem akzeptablen Bereich gesteuert werden.
  • Weiterhin wird eine N+-Polysiliciumgateschicht 60 auf der zweiten High-k-dielektrischen Schicht 25' gebildet, was in der in 4D gezeigten Struktur resultiert.
  • Mit Bezug auf 4E wird eine weitere Photomaske 61 gebildet und strukturiert, so dass sie nur den zweiten Transistorbereich T2 schützt. Unter Verwendung dieser Photomaske 61 wird die N+-Polysiliciumgateschicht 60 entfernt, außer vom zweiten Transistorbereich T2. Diese Entfernung wird durch einen Ätzprozess durchgeführt, welcher auf der dritten dielektrischen Schicht 25' stoppt. In einem darauf folgenden anisotropen Ätzschritt wird die dritte dielektrische Schicht von den ebenen Oberflächen der freiliegenden ebenen Oberflächen des ersten, zweiten und dritten Transistorbereichs T1, T2, T3 entfernt, so dass die dritte dielektrische Schicht 25 nur an den vertikalen Oberflächen und unterhalb der verbleibenden N+-Polysiliciumgateschicht verbleibt, wie 4E entnommen werden kann. Danach wird die Photolackmaske 61 von der Oberseite der restlichen N+-Polysiliciumgateschicht gestrippt.
  • Letztlich wird die Oxidschicht 10e entfernt, und eine Wolframschicht 70 wird über der gesamten Struktur abgeschieden, um Gatekontakte auf den N+-Polysiliciumgateschichten 55 und 60 im ersten, zweiten und dritten Transistorbereich T1, T2, T3 zu schaffen.
  • Bei diesem Beispiel verbindet die Wolframschicht 70 die Gates der ersten und zweiten Transistorbereiche T1, T2, was für die elektrische Funktionstüchtigkeit der entsprechenden n- und p-MOSFETs notwendig ist.
  • Obwohl die vorliegende Erfindung bezüglich zweier bevorzugter Ausführungsformen beschrieben worden ist, ist sie darauf nicht begrenzt, sondern kann auf verschiedene Arten und Weisen modifiziert werden, welche dem Fachmann klar erscheinen.
  • Insbesondere ist die Auswahl der Materialien nur ein Beispiel und kann auf verschiedene Weise variiert werden.
  • Insbesondere die Gatestruktur in dem zweiten Transistorbereich kann ebenfalls durch eine Polysiliciumabscheidung auf einer Al2O3-enthaltenden Grenzfläche und anschließendes Durchführen einer vollständigen Silicidierung, welche eine Polysilicium-Grenzflächenschicht zurücklässt, gebildet werden.
  • Alternativ kann die Gatestruktur in dem zweiten Transistorbereich ebenfalls durch Abscheiden von Silan auf einer Al2O3 enthaltenden Grenzfläche durchgeführt werden, um eine Polysiliciumgrenzfläche zu bilden, sowie anschließendes Abscheiden einer Metallgateschicht auf der Oberseite der Grenzfläche, z.B. Wolfram oder TiN.
    • 1
    Siliciumhalbleitersubstrat
    O
    obere Oberfläche von 1
    2
    Basis-Dielektrikumsschicht
    3
    High-k-Dielektrikumsschicht
    5
    Photolackbereich
    T1
    erster Transistorbereich (n-MOSFET)
    T2
    zweiter Transistorbereich (p-MOSFET)
    T3
    dritter Transistorbereich (Matrix-MOSFET)
    5
    N'-Polysiliciumgate
    7
    STI-Graben
    9
    STI-Füllung
    10
    dünne Opferoxidschicht
    10a
    dicke Oxidschicht
    11
    Stufe
    15, 30, 55, 61
    Photolackmaske
    20
    Maskenöffnung
    21
    Graben für Matrix-MOSFET
    10c, 10d
    erste dielektrische Schicht
    17
    zweite dielektrische Schicht (High-k)
    25, 25'
    dritte dielektrische Schicht (Grenzfläche)
    35, 50, 60
    N+-Polysiliciumgateschicht
    42a, 42b, 42a', 42b'
    Oxid-Spacer
    40, 70
    Wolfram-Gatekontaktschicht
    10e
    Opferoxidschicht

Claims (14)

  1. Herstellungsverfahren für eine integrierte Halbleiterstruktur mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) mit einer oberen Oberfläche (O) und mit einem ersten und einem zweiten Transistorbereich (T1, T2); wobei der erste Transistorbereich (T1) ein n-MOSFET-Bereich und der zweite Transistorbereich (T2) ein p-MOSFET-Bereich ist; Bilden einer Gatestruktur auf dem ersten und zweiten Transistorbereich (T1, T2) einschließlich von zumindest einer Gatedielektrikumsschicht (2, 3, 10c, 17, 25) und einer Gateschicht (4; 35; 50, 60) in jedem vom ersten und zweiten Transistorbereich (T1, T2); wobei die Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) aus negativ dotiertem Polysilicium hergestellt ist; wobei die zumindest eine Gatedielektrikumsschicht (2, 10c, 17) in dem ersten Transistorbereich (T1) eine erste dielektrische Schicht (2, 10c, 17) aufweist; wobei die zumindest eine Gate-Dielektrikumsschicht (2, 10c, 25, 25') in dem zweiten Transistorbereich (T2) eine dielektrische Grenzschicht (3; 25; 25') neben der Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) aufweist, wobei die dielektrische Grenzschicht (3; 25; 25') eine Al2O3-haltige Grenzschicht auf der Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) bildet, und einen Fermi-Pinning-Effekt verursacht; und wobei der erste Transistorbereich (T1) die dielektrische Grenzschicht (3; 25; 25') nicht aufweist.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Bildens einer Gatestruktur auf dem ersten und zweiten Transistorbereich (T1, T2) aufweist: Bilden einer ersten dielektrischen Schicht (2, 10c, 17) in dem ersten und zweiten Transistorbereich (T1, T2); Bilden der dielektrischen Grenzschicht (3; 25; 25') in dem ersten und zweiten Transistorbereich (T1, T2) oberhalb der ersten dielektrischen Schicht (2, 10c, 17); Maskieren der dielektrischen Grenzschicht (3; 25; 25') in dem zweiten Transistorbereich (T2); und Entfernen der dielektrischen Grenzschicht (3; 25; 25') in dem ersten Transistorbereich (T1); und Bilden der Gate-Schicht (4; 35; 50, 60) im ersten und zweiten Transistorbereich (T1, T2):
  3. Verfahren nach Anspruch 1, wobei der Schritt des Bildens einer Gatestruktur auf dem ersten und zweiten Transistorbereich (T1, T2) aufweist: Bilden einer ersten dielektrischen Schicht (2, 10c, 17) in dem ersten und zweiten Transistorbereich (T1, T2); Bilden der Gateschicht (4; 35; 50, 60) in dem ersten und zweiten Transistorbereich (T1, T2); Durchführen einer Al-Ionenimplantation in den zweiten Transistorbereich (T2); Durchführen einer Wärmebehandlung der dielektrischen Grenzschicht (3; 25; 25') in dem zweiten Transistorbereich (T2) oberhalb der ersten dielektrischen Schicht (2, 10c, 17).
  4. Verfahren nach Anspruch 1, wobei das Halbleitersubstrat (1) mit einem ersten, zweiten und dritten Transistorbereich (T1, T2, T3) versehen ist, wobei der erste Transistorbereich (T1) ein n-MOSFET-Bereich ist, wobei der zweite Transistorbereich (T2) ein p-MOSFET-Bereich ist und wobei der dritte Transistorbereich (T3) ein Speichermatrix-MOSFET ist und wobei zumindest eine zweite dielektrische Schicht (17) simultan in allen vom ersten, zweiten und dritten Transistorbereich (T1, T2, T3) gebildet wird.
  5. Verfahren nach Anspruch 4, wobei die zweite dielektrische Schicht (17) eine High-k-dielektrische Schicht aus HfO oder HfSiO oder HfSiON ist.
  6. Verfahren nach Anspruch 1, wobei die dielektrische Grenzschicht (3; 25; 25') aus einem High-k-Material, wie z.B. AlxOy, Al2O3 oder HfAlxOy oder irgendeinem Material in Kombination mit Al2O3 hergestellt wird, welches als eine Al2O3-haltige Grenzschicht auf der Gateschicht (4; 35; 60) bildet.
  7. Verfahren nach Anspruch 1, wobei die Gateschicht (4; 35; 50, 60) in dem ersten und zweiten Transistorbereich (T1, T2) aus demselben Material hergestellt wird und dadurch elektrisch verbunden wird.
  8. Verfahren nach Anspruch 1, wobei die Gateschicht (4; 35; 50, 60) in dem ersten und zweiten Transistorbereich (T1, T2) aus einem unterschiedlichen Material hergestellt wird und durch eine Gatekontaktschicht (70) verbunden wird.
  9. Verfahren nach Anspruch 4, wobei die Speichermatrix-MOSFET eine RCAT-Vorrichtung ist.
  10. Verfahren nach Anspruch 1, wobei der Schritt des Bildens einer Gatestruktur in dem zweiten Transistorbereich (T1, T2) die Schritte des Abscheidens von Polysilicium auf einer Al2O3-haltigen Grenzfläche und anschließenden Durchführens einer vollständigen Silicidierung, welche eine Polysiliciumgrenzfläche hinterlässt, aufweist.
  11. Verfahren nach Anspruch 1, wobei der Schritt des Bildens einer Gatestruktur in dem zweiten Transistorbereich (T1, T2) die Schritte des Abscheidens von Silan auf einer Al2O3-haltigen Grenzfläche zum Bilden einer Polysiliciumgrenzschicht und anschließendes Abscheiden einer Metallgateschicht auf der Oberseite der Grenzschicht, z.B. Wolfram oder TiN, aufweist.
  12. Verfahren nach Anspruch 1, wobei die Gatestrukturen des ersten und zweiten Transistorbereichs elektrisch miteinander verbunden sind.
  13. Integrierte Halbleiterstruktur mit: einem Halbleitersubstrat (1) mit einer oberen Oberfläche (O) und mit einem ersten und einem zweiten Transistorbereich (T1, T2); wobei der erste Transistorbereich (T1) ein n-MOSFET-Bereich und der zweite Transistorbereich (T2) ein p-MOSFET-Bereich ist; eine Gatestruktur auf dem ersten und zweiten Transistorbereich (T1, T2) einschließlich zumindest einer Gatedielektrikumsschicht (2, 3, 10c, 17, 25) und einer Gateschicht (4; 35; 50, 60) in jedem des ersten und zweiten Transistorbereichs (T1, T2); wobei die Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) aus negativ dotiertem Polysilicium hergestellt ist; wobei die zumindest eine Gatedielektrikumsschicht (2, 10c, 17) in dem ersten Transistorbereich (T1) eine erste dielektrische Schicht (2, 10c, 17) aufweist; wobei die zumindest eine Gatedielektrikumsschicht (2, 3, 10c, 25, 25') in dem zweiten Transistorbereich (T2) eine dielektrische Grenzschicht (2; 25; 25') neben der Gateschicht (4; 35; 60) in dem zweiten Transistorbereich (T2) aufweist, wobei die dielektrische Grenzschicht (2; 25; 25') eine Al2O3-haltige Grenzschicht auf der Gateschicht (4; 35; 60) auf dem zweiten Transistorbereich (T2) bildet, welche einen Fermi-Pinning-Effekt verursacht; und wobei der erste Transistorbereich (T1) die dielektrische Grenzschicht (2; 25; 25') nicht aufweist.
  14. Integrierte Halbleiterstruktur nach Anspruch 13, wobei die Gatestrukturen des ersten und zweiten Transistorbereichs elektrisch miteinander verbunden sind.
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