KR20070029830A - 집적 회로 및 그 형성 방법 - Google Patents
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Abstract
본 발명에 따르면, 상보형 금속 산화물 반도체 집적 회로가 서로 다른 게이트 유전체를 구비하는 NMOS 및 PMOS 트랜지스터와 함께 형성될 수 있다. 서로 다른 게이트 유전체가 예를 들어 대체 프로세스로 형성될 수 있다. 게이트 유전체는 예로서 재료, 두께 또는 형성 기법에 있어서 차이를 가질 수 있다.
Description
본 발명은 전반적으로 반도체 기술, 반도체 프로세싱 및 상보형 금속 산화물 반도체 집적 회로의 형성에 관한 것이다.
상보형 금속 산화물 반도체 집적 회로는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 일반적으로, 이러한 트랜지스터들은 게이트 유전체를 형성한 다음, 이 유전체의 상부 상에 NMOS 및 PMOS 게이트 구조체를 형성함으로써 제조될 수 있다. 게이트 전극 구조체는 폴리실리콘, 실리콘 또는 금속으로 제조될 수 있다.
폴리실리콘 게이트 전극과 같은 더미(dummy) 게이트 전극 또한 게이트 유전체 위에 형성될 수 있다. 그 다음 더미 게이트 전극이 제거되어 금속 게이트 전극으로 대체될 수 있다. 이러한 프로세스에서, 서로 다른 금속 게이트 전극이 NMOS 및 PMOS 트랜지스터에 사용될 수 있지만, 유전체는 공통적인 것이 사용된다.
따라서, 상보형 금속 산화물 반도체 제조 기법이 필요하다.
도 1은 본 발명의 일 실시예에 따른 제조의 시작 단계에서의 확대된, 부분적인 단면도,
도 2는 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 1에 도시된 실시예의 확대된, 부분적인 단면도,
도 3은 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 2에 도시된 실시예의 확대된, 부분적인 단면도,
도 4는 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 3에 도시된 실시예의 확대된, 부분적인 단면도,
도 5는 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 4에 도시된 실시예의 확대된, 부분적인 단면도,
도 6은 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 5에 도시된 실시예의 확대된, 부분적인 단면도,
도 7은 본 발명의 일 실시예에 따른 제조의 이어지는 단계에서의, 도 6에 도시된 실시예의 확대된, 부분적인 단면도.
상보형 금속 산화물 반도체(CMOS- complementary metal oxide semiconductor) 집적 회로는 서로 다른 게이트 유전체를 구비하는 NMOS 및 PMOS를 사용하여 제조될 수 있다. 유전체는 예를 들자면 사용된 재료, 그들의 두께 또는 게이트 유전체를 형성하는 데에 사용된 기술 면에서 서로 다를 수 있다. 그 결과, 게이트 유전체는 경우에 따라 NMOS 또는 PMOS 트랜지스터와 같은, 특정 유형의 트랜지스터에 맞추질 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 초기 반도체 구조체(10)는 반도체 기판(12)을 포함하며, 반도체 기판(12)은 더미 게이트 재료(16, 18)로 충진된 트렌치가 형성된 절연체(14)를 구비한다. 일 실시예에서, 더미 게이트 재료(16, 18)는 예를 들어, 폴리실리콘으로 도핑될 수 있다.
도 2를 참조하면, 더미 게이트 재료(16)가 제거되었다. 더미 게이트 재료(16)의 제거는 마스킹(masking), 에치-아웃(etch-out), 또는 다른 방법에 의해 달성될 수 있다. 에치-아웃 프로세스에서, 재료(16)는 재료(18)에 대하여 선택적으로 에칭될 수 있다. 따라서, 일 실시예에서, 재료(16, 18)는 하나의 재료가 다른 하나의 재료에 대해 선택적으로 에칭될 수 있도록 서로 다른 재료일 수 있다. 만약, 재료(16)를 우선적으로 에칭하는 습식 에칭제와 같은 에칭제가 사용된다면, 재료(18)가 남아있는 동안 재료(16)가 선택적으로 에칭될 수 있다.
예를 들어, 본 발명의 일 실시예에 따르면, 재료(16)는 N-도핑된 폴리실리콘이고, 재료(18)는 P-도핑된 폴리실리콘일 수 있다. 초음파 분해처리 및 TMAH(tetramethylammonium hydroxide) 또는 NH4OH와 같은 에칭제는 재료(16, 18) 중 하나를 선택적으로 에칭하는데에 사용될 수 있으며, 반면 다른 재료는 두드러지게 에칭하지 않는다. 재료(16) 또는 재료(18)를 에칭하는 데에 사용되는 습식 에칭제 의 선택에 따라, 더미 게이트 재료(16, 18) 중 하나는 에칭되고 다른 하나는 실질적으로 에칭되지 않을 수 있다. 그 다음 다른, 또는 남아있는 게이트 재료(16) 또는 재료(18)가 제거될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 게이트 재료(16)의 제거에 의해 생성된 개구부(20) 내의 기판(12) 상에 유전체(22)가 형성될 수 있다. 일 실시예에서, 유전체(22)는 영역(20) 내에 형성될 NMOS 또는 PMOS 트랜지스터의 성능을 최적화하는 특성을 갖도록 선택될 수 있다. 예를 들어, 게이트 유전체(22) 재료의 재료, 두께 또는 형성 기법은 그것의 특정한 응용에 따를 수 있다.
예를 들어, NMOS 트랜지스터는 실리콘 이산화물과 같은 더 넓은 전도대 오프셋 재료를 사용할 수 있으며, PMOS 트랜지스터는 하프늄 이산화물과 같은 더 높은 유전 상수를 갖고, 또한 홀에 대해 우수한 전도대 오프셋을 갖는 재료를 사용할 수 있다. 일 실시예에서 더 높은 유전 상수는 10보다 높을 수 있다. 다른 예로서, 일부 경우에서는 NMOS에 대해 PMOS 트랜지스터보다 더 두꺼운 재료가 사용될 수 있다. 예를 들어, 하프늄 이산화물은 홀보다 더 많은 전자를 누출시키기 때문에, NMOS 트랜지스터에는 보다 두꺼운 하프늄 이산화물 층이 사용될 수 있고, PMOS 트랜지스터에는 보다 얇은 하프늄 이산화물 층이 사용될 수 있다. 예를 들어, 일 실시예에서, 하프늄 이산화물 게이트 유전체는 NMOS에 대해 30Å이고, PMOS 트랜지스터에 대해 15Å일 수 있다.
다른 예로서, 증착 기법은 두 개의 게이트 유전체에 대해 서로 다를 수 있다. 예를 들어, 실리콘 이산화물과 같은 NMOS 트랜지스터에 대한 재료가 확산 기법 을 사용하여 증착될 수 있는 반면, 하프늄 다이옥사이드와 같은 높은 유전상수를 갖는 재료를 증착시키는 데에는 원자 층 증착(atomic layer deposition), 스퍼터링 또는 MOCVD(metal organic chemical vapor deposition)가 사용될 수 있다.
하나의 게이트 유전체는 높은-k(high-k) 재료(10보다 큰 유전상수를 가짐)일 수 있으며 다른 게이트 유전체는 낮은-k(low-k) 재료(10보다 낮은 유전상수를 가짐)일 수 있다. 이와는 달리, 두 유전체가 모두 높은-k 유전체이거나 또는 모두 낮은-k 유전체일 수도 있다.
그 다음 적절한 게이트 전극 재료(24)가 재료(16)를 제거함으로써 생성된 개구부(20) 내의 게이트 유전체(22) 위에 증착될 수 있다.
도 4를 참조하면, 게이트 전극 재료(24)는 게이트 유전체(22) 위에 증착될 수 있다. 재료(24)는 도핑된 폴리실리콘 또는 금속을 포함하는 임의의 도전성 재료일 수 있다. 재료는 임의의 적당한 기법을 사용하여 증착될 수 있다.
도 5를 참조하면, 게이트 재료(18)가 선택적으로 제거될 수 있다. 선택적인 제거는 다시 선택적인 에칭, 마스킹 또는 재료(18)를 제거하는 임의의 다른 방법을 사용하여 달성될 수 있으며, 재료(24)는 유지된다.
그 다음, 도 6에 도시된 바와 같이, 재료(18)를 제거함으로써 생성된 개구부(26) 내에 게이트 유전체(28)가 형성될 수 있다. 다시, 게이트 유전체(28)의 특성은, PMOS 또는 NMOS 트랜지스터에 있어서의 특정한 응용에 대해 최적화될 수 있다. 예를 들어, 그것의 두께, 형성 기법 또는 사용되는 재료가 최종 트랜지스터의 성능을 최적화하도록 선택될 수 있다.
본 발명의 일부 실시예에서, 재료(18)가 재료(24)에 대하여 선택적으로 에칭될 수 있음이 확실시되는 것이 필요하다. 예를 들어, 선택적인 에칭은 재료(18, 24)가 서로 다른 유형의 재료라는 사실에 기초할 수 있다.
도 7을 참조하면, 그 다음 적당한 게이트 전극 재료(30)가 게이트 유전체(28) 위의 개구부(26) 내에 형성될 수 있다. 일부 실시예에서, 게이트 재료(24, 30)는 실리사이드를 포함할 수 있는 도핑된 폴리실리콘일 수 있으며, 또는 금속일 수도 있다.
일부 실시예에서, 단일 게이트 유전체 재료는 NMOS 및 PMOS 구조체 모두에 대해 최상의 성능을 제공하지 않는다. 이것은, 예를 들어, 도전성 또는 원자가 결합의 우수하지 못한 밴드 오프셋, 게이트 전극 재료에 대한 비호환성, 게이트 전극 프로세싱 또는 두께의 요구에 대한 비호환성 때문일 수 있다. 각 구조체에 대해 보다 나은 후보의 유전체 필름을 선택하고, 최적의 두께를 갖는 최상의 필름을 증착시킴으로써, 일부 실시예에서 더 우수한 성능의 상보형 금속 산화물 반도체 디바이스가 생성될 수 있다. 일부 실시예에서 각 전극 적층에 있어서 최적의 두께를 갖는 우수한 게이트 유전체 재료를 사용함으로써, 더 높은 이동도, 더 높은 포화 전류 또는 더 우수한 문턱 전압을 나타낼 수 있는 보다 우수한 성능을 갖는 구조체가 생성될 수 있을 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 당업자는 본 발명에 대해 적합한 다양한 변경 및 변화가 가능하다는 점을 명백히 알 수 있을 것이다. 첨부된 특허청구범위는 본 발명의 실질적인 사상 및 범위 내에 있는 이러한 모든 변경 및 변화를 포함한다.
Claims (36)
- 서로 다른 게이트 유전체를 구비하는 NMOS 및 PMOS 트랜지스터를 갖는 상보형 금속 산화물 반도체 집적 회로를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 서로 다른 게이트 유전체를 구비하는 트랜지스터를 형성하는 단계는서로 다른 게이트 유전체 두께를 갖는 트랜지스터를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 서로 다른 게이트 유전체를 구비하는 트랜지스터를 형성하는 단계는서로 다른 게이트 유전체 재료를 갖는 트랜지스터를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 서로 다른 게이트 유전체를 구비하는 트랜지스터를 형성하는 단계는서로 다른 기법에 의해 증착된 게이트 유전체를 구비하는 트랜지스터를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,재료를 제거함으로써 트렌치를 형성하는 단계와,상기 트렌치 내에 상기 게이트 유전체를 증착시키는 단계를 포함하는방법.
- 제 5 항에 있어서,서로 다른 재료로 충진된 트렌치를 형성하는 단계와,상기 게이트 유전체가 배치될 트렌치를 형성하도록 하나의 재료를 선택적으로 에칭하는 단계를 포함하는방법.
- 제 5 항에 있어서,구조체를 마스킹(masking)하면서 상기 NMOS 또는 PMOS 트랜지스터 중 하나에 대한 트렌치를 형성하여 상기 NMOS 또는 PMOS 트랜지스터 중 다른 하나를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,금속 게이트를 사용하여 NMOS 및 PMOS 트랜지스터를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 NMOS 게이트 유전체에 대해 더 넓은 전도대 오프셋을 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 PMOS 트랜지스터에 대한 게이트 유전체로서 더 높은 유전상수를 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 NMOS 트랜지스터에 대해 상기 PMOS 트랜지스터보다 더 두꺼운 유전체를 사용하는 단계를 포함하는방법.
- 제 11 항에 있어서,상기 NMOS 및 PMOS 트랜지스터에 대한 유전체로서 10보다 큰 유전상수를 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 NMOS 트랜지스터에 대한 상기 게이트 유전체에 실리콘 이산화물을 사용하고상기 PMOS 트랜지스터에 대해서는 실리콘 이산화물의 유전상수보다 높은 유전상수를 갖는 재료를 사용하는방법.
- 제 13 항에 있어서,상기 NMOS 트랜지스터에 대한 유전체를 확산을 사용하여 증착시키는 단계를 포함하는방법.
- 제 13 항에 있어서,상기 PMOS 트랜지스터에 대한 유전체를 원자 층 증착(atomic layer deposition), MOCVD(metal organic chemical vapor deposition) 또는 스퍼터링 증착 중 하나를 사용하여 형성하는 단계를 포함하는방법.
- 기판과,상기 기판 상에 형성된 NMOS 및 PMOS 트랜지스터를 포함하되,상기 트랜지스터는 상보형 금속 산화물 반도체 구조체를 형성하고,상기 트랜지스터는 서로 다른 게이트 유전체를 구비하는집적 회로.
- 제 16 항에 있어서,상기 유전체는 서로 다른 유전체 두께를 갖는집적 회로.
- 제 16 항에 있어서,상기 유전체는 서로 다른 유전체 재료로 형성된집적 회로.
- 제 16 항에 있어서,상기 유전체는 서로 다른 기법에 의해 형성된집적 회로.
- 제 16 항에 있어서,상기 유전체는 금속 게이트 전극으로 커버되는집적 회로.
- 제 16 항에 있어서,상기 NMOS 트랜지스터는 더 넓은 전도대 오프셋을 갖는 게이트 유전체를 구비하는집적 회로.
- 제 16 항에 있어서,상기 PMOS 트랜지스터는 더 높은 유전상수를 갖는 게이트 유전체를 구비하는집적 회로.
- 제 16 항에 있어서,상기 NMOS 트랜지스터는 상기 PMOS 트랜지스터보다 더 두꺼운 게이트 유전체를 구비하는집적 회로.
- 제 23 항에 있어서,상기 PMOS 및 NMOS 트랜지스터는 10보다 큰 유전상수를 갖는 게이트 유전체를 구비하는집적 회로.
- 제 16 항에 있어서,상기 NMOS 트랜지스터는 실리콘 이산화물 게이트 유전체를 구비하고,상기 PMOS 트랜지스터는 실리콘보다 높은 유전상수를 갖는 게이트 유전체를 구비하는집적 회로.
- 제 1 게이트 유전체를 갖는 상보형 금속 산화물 반도체 집적 회로의 NMOS 트랜지스터를 형성하는 단계와,상기 제 1 게이트 유전체와는 다른 제 2 게이트 유전체를 갖는 상기 상보형 금속 산화물 반도체 집적 회로의 PMOS 트랜지스터를 형성하는 단계를 포함하는방법.
- 제 26 항에 있어서,서로 다른 유전체 두께를 갖는 상기 유전체를 형성하는 단계를 포함하는방법.
- 제 26 항에 있어서,서로 다른 재료의 상기 유전체를 형성하는 단계를 포함하는방법.
- 제 26 항에 있어서,서로 다른 증착 기법을 사용하여 상기 유전체를 증착시키는 단계를 포함하는방법.
- 제 26 항에 있어서,상기 제 1 게이트 유전체에 대해 더 넓은 전도대 오프셋을 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 26 항에 있어서,상기 제 2 게이트 유전체로서 더 높은 유전상수를 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 26 항에 있어서,상기 제 1 게이트 유전체에 대해 상기 제 2 게이트 유전체보다 더 두꺼운 유전체를 사용하는 단계를 포함하는방법.
- 제 32 항에 있어서,상기 제 1 및 제 2 게이트 유전체로서 10보다 큰 유전상수를 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 26 항에 있어서,상기 제 1 게이트 유전체에 대해 실리콘 이산화물을 사용하고,상기 제 2 게이트 유전체에 대해 상기 실리콘 이산화물보다 더 높은 유전상수를 갖는 재료를 사용하는 단계를 포함하는방법.
- 제 34 항에 있어서,확산을 이용하여 상기 제 1 게이트 유전체를 증착시키는 단계를 포함하는방법.
- 제 34 항에 있어서,원자 층 증착, MOCVD 또는 스퍼터링 증착 중 하나를 사용하여 제 2 게이트 유전체를 형성하는 단계를 포함하는방법.
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