JP2008504693A - 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 - Google Patents

異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 Download PDF

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Abstract

相異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを具備する相補型金属酸化物半導体集積回路が形成され得る。相異なるゲート誘電体は、例えば、置換プロセスによって形成され得る。ゲート誘電体は、幾つか例を挙げると、材料、厚さ又は形成技術において異なる。

Description

本発明は概して、半導体技術、半導体処理、及び相補型金属酸化物半導体集積回路の形成に関する。
相補型金属酸化物半導体（ＣＭＯＳ）集積回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有している。一般に、これらのトランジスタはゲート誘電体を形成した後、この誘電体の頂部にＮＭＯＳ及びＰＭＯＳのゲート構造を形成することによって製造される。ゲート電極構造はポリシリコン、シリサイド又は金属で製造され得る。
例えばポリシリコンゲート電極等のダミーゲート電極もゲート誘電体の上方に形成され得る。そして、ダミーゲート電極は除去され、金属ゲート電極で置き換えられ得る。このようなプロセスでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる金属ゲート電極が利用され得るものの、共通の誘電体が利用されている。従って、相補型金属酸化物半導体製造技術へのニーズが存在する。
本発明は、異なるゲート誘電体を用いたＮＭＯＳ及びＰＭＯＳトランジスタを具備する相補型金属酸化物半導体集積回路を提供することを目的とする。
本発明の一態様に従った方法は、相異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを具備する相補型金属酸化物半導体集積回路を形成する工程を有する。ゲート誘電体は、幾つか例を挙げると、材料、厚さ又は形成技術において相異なる。
相補型金属酸化物半導体（ＣＭＯＳ）集積回路が、異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いて製造される。誘電体は、数個の例を挙げると、使用される材料、厚さ、又はゲート誘電体を形成するために用いられる技術に関して異なるものにされ得る。ゲート誘電体は結果として、場合によってＮＭＯＳトランジスタであろうとＰＭＯＳトランジスタであろうと、特定のトランジスタ型式に対して調整されることが可能になる。
図１を参照するに、本発明の一実施形態に従って、初期の半導体構造10は半導体基板12及びその上に形成された絶縁体14有し、絶縁体14はダミーゲート材料16及び18により充填されたトレンチを有している。一実施形態におけるダミーゲート材料16及び18は、例えば、ドーピングされたポリシリコンとし得る。
図２を参照するに、ダミーゲート材料16は除去されている。ダミーゲート材料16の除去は、マスキング、エッチング、又はその他の方法によって達成され得る。エッチング処理にて、材料16は材料18に対して選択的にエッチングされてもよい。故に一実施形態においては、材料16及び18は、一方が他方に対して選択的にエッチングされ得るように相異なる材料にされてもよい。例えばウェットエッチング液などの、材料16を選択的に攻撃するエッチング液が利用される場合、材料18を残したままで材料16を選択的にエッチングすることができる。
例えば、本発明の一実施形態に従って、材料18がＰ型にドーピングされたポリシリコンである一方で、材料16はＮ型にドーピングされたポリシリコンとしてもよい。材料16又は18の一方を選択的にエッチングし、他方の材料は有意にエッチングしないように、例えば水酸化テトラメチルアンモニウム（TMAH）又はNH4OH等のエッチング液が超音波処理と併せて用いられてもよい。材料16又は18をエッチングするのに使用されるウェットエッチング液の選択に応じて、ダミーゲート材料16及び18の一方をエッチングし、他方を実質的にエッチングしないで残すことが可能である。他方の、すなわち残存しているゲート材料16又は18は、その後に除去され得る。
図３を参照するに、本発明の一実施形態に従って、ゲート材料16の除去により作り出された開口20内の基板12上に誘電体22が形成される。誘電体22は、一実施形態においては、領域20に形成されることになるＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの何れかの性能を最適化するための特性を有するように選択されることができる。例えば、ゲート誘電体22の材料、厚さ又は形成技術は、特定の用途のために調整されてもよい。
例えば、ＮＭＯＳトランジスタは、例えば二酸化シリコン等の、伝導帯オフセットがより大きい材料を使用してもよく、ＰＭＯＳトランジスタは、例えば二酸化ハフニウム等の、より高い誘電率を有する材料を利用してもよい。なお、二酸化ハフニウムは正孔に対する良好なバンドオフセットを有してもいる。一実施形態においては、高い側の誘電率は10より高くてもよい。他の一例では場合によって、ＮＭＯＳトランジスタではＰＭＯＳトランジスタより厚い材料が使用されてもよい。例えば、二酸化ハフニウムは電子を正孔より多くリークするので、ＮＭＯＳトランジスタでは厚めの二酸化ハフニウム層が使用され、ＰＭＯＳトランジスタでは薄めの二酸化ハフニウム層が使用されてもよい。例えば、一実施形態においては、二酸化ハフニウムのゲート誘電体はＮＭＯＳトランジスタでは30Å、ＰＭＯＳトランジスタのデート誘電体では15Åとしてもよい。
さらに他の一例として、２つのゲート誘電体に対して堆積技術が異なっていてもよい。例えば、例えば二酸化シリコン等のＮＭＯＳトランジスタ用の材料は拡散法を用いて堆積されてもよく、一方、例えば二酸化ハフニウム等の高誘電率材料を堆積するためには、原子層成長法、スパッタリング、又は有機金属化学気相成長法（ＭＯＣＶＤ）が用いられてもよい。
一方のゲート誘電体は高誘電率（high-k）材料（10より高い誘電率を有する）とし、他方は低誘電率（low-k）材料（10未満の誘電率を有する）としてもよい。他の例では、双方の誘電体をhigh-kとしてもよいし、双方をlow-k誘電体としてもよい。
その後、適当なゲート電極材料24が、材料16の除去により作り出された開口20内のゲート誘電体22上に堆積され得る。
図４を参照するに、ゲート電極材料24がゲート誘電体の上方に堆積されている。材料24は、金属やドーピングされたポリシリコンを含め、如何なる導電性材料であってもよい。この材料は好適な如何なる技術を用いて堆積されてもよい。
図５を参照するに、ゲート材料18が選択的に除去されている。この場合も、選択的除去は選択性エッチング、マスキング、又は材料24を残したまま材料18を除去するその他の如何なる方法を用いて達成されてもよい。
その後、図６に示されるように、材料18の除去により作り出された開口26内にゲート誘電体28が形成され得る。この場合も、ゲート誘電体28の特性は、ＮＭＯＳトランジスタであろうとＰＭＯＳトランジスタであろうと、特定の用途に対して最適化され得る。例えば、厚さ、形成技術、又は使用される材料が、最終的なトランジスタの性能を最適化するように選択されてもよい。
本発明の一部の実施形態においては、材料18が材料24に対して選択的にエッチング可能であることを確保することが望ましい。例えば、選択性エッチングは材料18と24とが異種材料から成ることに基づいてもよい。
図７を参照するに、適当なゲート電極材料30がゲート誘電体28の上方の開口26内に形成され得る。一部の実施形態においては、ゲート材料24及び30はドーピングされたポリシリコンであってもよいし、シリサイドを含んでもよいし、金属であってもよい。
一部の実施形態においては、単一のゲート誘電体材料ではＮＭＯＳとＰＭＯＳの何れの構造に対しても最高性能をもたらさない場合がある。これは、例えば、伝導帯又は価電子帯の乏しいバンドオフセット、ゲート電極材料への不適合、ゲート電極の処理又は厚さの要求との不適合による場合がある。各々の構造に対して誘電体膜のより良い候補を選択することと、最適な厚さを有する最良の膜を堆積することとにより、一部の実施形態において、より高性能の相補型金属酸化膜半導体デバイスが作成され得る。各電極スタックに最適な厚さを有する一層良いゲート誘電体材料を用いることにより、一部の実施形態において、より高い移動度、より高い飽和電流、又はより優れた閾値電圧を示す高性能化された構造が作成され得る。
限られた数の実施形態に関して本発明を説明してきたが、数多の変更及び改変が当業者に認識されることになる。添付の特許請求の範囲は、本発明の真の意図及び範囲に含まれる全ての上記変更及び改変に及ぶものである。
製造初期段階における、本発明の一実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図１に示された実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図２に示された実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図３に示された実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図４に示された実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図５に示された実施形態の部分断面を示す拡大図である。 本発明の一実施形態に従った製造方法の後続段階における、図６に示された実施形態の部分断面を示す拡大図である。

Claims (36)

  1. 相異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを具備する相補型金属酸化物半導体集積回路を形成する工程
    を有する方法。
  2. 相異なるゲート誘電体を有するトランジスタを形成する工程が相異なるゲート誘電体厚さを有するトランジスタを形成する工程を含む請求項１に記載の方法。
  3. 相異なるゲート誘電体を有するトランジスタを形成する工程が相異なるゲート誘電体材料を有するトランジスタを形成する工程を含む請求項１に記載の方法。
  4. 相異なるゲート誘電体を有するトランジスタを形成する工程が相異なる技術で堆積されたゲート誘電体を有するトランジスタを形成する工程を含む請求項１に記載の方法。
  5. 材料を除去することによりトレンチを形成する工程、及び前記トレンチ内に前記ゲート誘電体を堆積する工程を含む請求項１に記載の方法。
  6. 相異なる材料で充填されたトレンチを形成する工程、及びゲート誘電体を受け入れるトレンチを形成するために一方の材料を選択的にエッチングする工程を含む請求項５に記載の方法。
  7. 前記ＮＭＯＳトランジスタ又は前記ＰＭＯＳトランジスタの一方のためのトレンチを、前記ＮＭＯＳトランジスタ又は前記ＰＭＯＳトランジスタの他方を形成する構造をマスキングしながら形成する工程を含む請求項５に記載の方法。
  8. 金属ゲートを有する前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタを形成する工程を含む請求項１に記載の方法。
  9. 前記ＮＭＯＳトランジスタのゲート誘電体に、より大きい伝導帯オフセットを有する材料を用いることを含む請求項１に記載の方法。
  10. 前記ＰＭＯＳトランジスタのゲート誘電体として、より高い誘電率を有する材料を用いることを含む請求項１に記載の方法。
  11. 前記ＮＭＯＳトランジスタに、前記ＰＭＯＳトランジスタに対してより厚い誘電体を用いることを含む請求項１に記載の方法。
  12. 前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのゲート誘電体として、10より高い誘電率を有する材料を用いることを含む請求項１１に記載の方法。
  13. 前記ＮＭＯＳトランジスタのゲート誘電体に二酸化シリコンを用いること、及び前記ＰＭＯＳトランジスタに二酸化シリコンの誘電率より高い誘電率を有する材料を用いること、を含む請求項１に記載の方法。
  14. 拡散法を用いて前記ＮＭＯＳトランジスタのゲート誘電体を堆積する工程を含む請求項１３に記載の方法。
  15. 原子層成長法、有機金属化学気相成長法又はスパッタ堆積法の何れかを用いて前記ＰＭＯＳトランジスタのゲート誘電体を形成する工程を含む請求項１３に記載の方法。
  16. 基板；及び
    前記基板に形成され、相補型金属酸化物半導体構造を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタであり、相異なるゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ；
    を有する集積回路。
  17. 前記誘電体が相異なる誘電体厚さを有する請求項１６に記載の回路。
  18. 前記誘電体が相異なる誘電体材料で形成されている請求項１６に記載の回路。
  19. 前記誘電体が相異なる技術によって形成されている請求項１６に記載の回路。
  20. 前記誘電体が金属ゲート電極によって覆われている請求項１６に記載の回路。
  21. 前記ＮＭＯＳトランジスタが、より大きい伝導帯オフセットを有するゲート誘電体を有している請求項１６に記載の回路。
  22. 前記ＰＭＯＳトランジスタが、より高い誘電率を有するゲート誘電体を有している請求項１６に記載の回路。
  23. 前記ＮＭＯＳトランジスタが前記ＰＭＯＳトランジスタより厚いゲート誘電体を有している請求項１６に記載の回路。
  24. 前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタが、10より高い誘電率を有するゲート誘電体を有している請求項２３に記載の回路。
  25. 前記ＮＭＯＳトランジスタが二酸化シリコンのゲート誘電体を有し、且つ前記ＰＭＯＳトランジスタが二酸化シリコンの誘電率より高い誘電率を有するゲート誘電体を有している請求項１６に記載の回路。
  26. 相補型金属酸化物半導体集積回路の、第１のゲート誘電体を有するＮＭＯＳトランジスタを形成する工程；及び
    前記相補型金属酸化物半導体集積回路の、前記第１のゲート誘電体とは異なる第２のゲート誘電体を有するＰＭＯＳトランジスタを形成する工程；
    を有する方法。
  27. 相異なる誘電体厚さを有する前記第１及び第２のゲート誘電体を形成する工程を含む請求項２６に記載の方法。
  28. 相異なる材料から成る前記第１及び第２のゲート誘電体を形成する工程を含む請求項２６に記載の方法。
  29. 相異なる堆積技術を用いて前記第１及び第２のゲート誘電体を堆積する工程を含む請求項２６に記載の方法。
  30. 前記第１のゲート誘電体に、より大きい伝導帯オフセットを有する材料を用いることを含む請求項２６に記載の方法。
  31. 前記第２のゲート誘電体として、より高い誘電率を有する材料を用いることを含む請求項２６に記載の方法。
  32. 前記第１のゲート誘電体に対して、前記第２のゲート誘電体に対してより厚い誘電体を用いることを含む請求項２６に記載の方法。
  33. 前記第１及び第２のゲート誘電体として、10より高い誘電率を有する材料を用いることを含む請求項３２に記載の方法。
  34. 前記第１のゲート誘電体に二酸化シリコンを用いること、及び前記第２のゲート誘電体に二酸化シリコンの誘電率より高い誘電率を有する材料を用いること、を含む請求項２６に記載の方法。
  35. 拡散法を用いて前記第１のゲート誘電体を堆積する工程を含む請求項３４に記載の方法。
  36. 原子層成長法、有機金属化学気相成長法又はスパッタ堆積法の何れかを用いて前記第２のゲート誘電体を形成する工程を含む請求項３４に記載の方法。
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