CN112385015A - 钌硬掩膜方法 - Google Patents

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Abstract

提供了一种方法，其中使用包含钌的硬掩膜材料。钌提供了一种硬掩膜材料，该材料对典型地用于处理衬底图案化层的许多等离子体化学过程具有抗蚀刻性，这些层包括例如像氮化物、氧化物、抗反射涂层(ARC)材料等的层。此外，可以通过不去除氮化物、氧化物、ARC材料等的等离子体化学过程去除钌。例如，可以通过使用氧(O2)等离子体容易地去除钌。此外，钌可以沉积为在氧化物和氮化物上的10nm级平坦薄膜，并且可以沉积为平坦层。

Description

钌硬掩膜方法
本申请要求于2018年8月10日提交的名称为“Ruthenium Hard Mask Process,[钌硬掩模方法]”的美国临时专利申请号62/717,089和2018年9月26日提交的名称为“Ruthenium Hard Mask Process,[钌硬掩模方法]”的美国临时专利申请号62/736,529，以及2019年5月09日提交的名称为“Ruthenium Hard Mask Process,[钌硬掩模方法]”的美国非临时专利申请号16/407,272的优先权；这些专利申请的披露内容通过引用以其全文明确结合在此。
背景技术
本披露涉及衬底处理。特别地，本披露提供一种用于图案化衬底的方法。
随着在衬底上形成的特征的临界尺寸持续缩小，图案化技术通常需要掩模层具有增加的抗蚀刻性同时最小化厚度以减少长宽比依赖效应。这些问题出现在各种前道(FEOL)和后道(BEOL)处理步骤中，但对于后道处理点的小的几何结构尤其成问题。为了解决此类问题，除了传统的光致抗蚀剂或其他图案化层之外，图案化方法现通常使用硬掩膜。因此，例如，无论方法是传统的193nm图案化方法、极紫外(EUV)光刻方法、多重图案化方法、直接自组装(DSA)方法或其他先进的图案化技术，通常都可以在另一个图案化层(如光致抗蚀剂层)下使用硬掩膜层来辅助图案转移方法。已知各种硬掩膜层，包括例如氧化硅层、氮化硅层、基于钛的层等。然而，此类硬掩膜层所需的厚度产生了依赖长宽比的蚀刻问题。其他材料(如二氧化铪(HfO2))可以提供抗蚀刻性，从而可以使用薄层。然而，已经发现此类材料具有去除限制，这使得此类材料不适合用于许多硬掩模实施方案。因此，随着临界尺寸的持断缩小，硬掩膜层的使用变得具有挑战性。具体地，抗蚀刻性与各种蚀刻、可去除性、所需厚度以及与其他步骤和材料的相容性的适当平衡变得具有挑战性。
因此，希望使用更坚固的硬掩膜层与衬底图案化相结合来提供改善的性能以适应缩小的临界尺寸。
发明内容
在一个实施例中，提供了一种方法，其中使用包含钌的硬掩膜材料。钌提供了一种硬掩膜材料，该材料对典型地用于处理衬底图案化层的许多等离子体化学过程具有抗蚀刻性，这些层包括例如像氮化物、氧化物、抗反射涂层(ARC)材料等的层。此外，可以通过不去除氮化物、氧化物、ARC材料等的等离子体化学过程去除钌。例如，可以通过使用氧(O2)等离子体容易地去除钌。此外，钌可以沉积为在氧化物和氮化物上的10nm级平坦薄膜，并且可以沉积为平坦层。
在一个实施例中，提供了一种蚀刻衬底的方法。该方法可以包括在该衬底上提供目标蚀刻层以及提供覆盖在该目标蚀刻层上的图案化层。该方法进一步包括在该目标蚀刻层与该图案化层之间提供包含钌的硬掩膜层。该方法进一步包括将该图案化层的图案蚀刻到该硬掩膜层中以形成图案化的硬掩膜层。该方法进一步包括在使用该图案化的硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层。
在另一个实施例中，提供了一种图案化衬底的第一层的方法。该方法包括在该衬底上提供图案化的光致抗蚀剂层；在该衬底上提供该第一层；以及在该图案化的光致抗蚀剂层与该第一层之间提供包含钌的硬掩膜层。该方法进一步包括将该图案化的光致抗蚀剂层的图案转移到该硬掩膜层中以形成图案化的硬掩膜层，以及在形成该图案化的硬掩膜层之后将该图案化的硬掩膜层的图案转移到该第一层。该方法还包括在将该图案化的硬掩膜层的图案转移到该第一层之后去除该图案化的硬掩膜层。
在又另一个实施例中，提供了一种蚀刻衬底的方法。该方法可以包括在该衬底上提供目标蚀刻层，提供覆盖在该目标蚀刻层上的图案化层，以及在该目标蚀刻层与该图案化层之间提供包含钌的钌硬掩膜层。该方法进一步包括通过使用包含氧的等离子体将该图案化层的图案蚀刻到该钌硬掩膜层中以形成图案化的钌硬掩膜层，以及在使用该图案化的钌硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层。在蚀刻该目标蚀刻层之后，该方法包括使用包含氧的等离子体去除该图案化的钌硬掩膜层。
附图说明
通过参考以下结合附图的描述，可以获取对本发明及其优点的更透彻的理解，其中，相似的附图标记指示相似的特征。然而，应当注意的是，这些附图仅展示了所披露的概念的示例性实施例，并且因此不被认为限制了范围，因为所披露的概念可以承认其他同等有效的实施例。
图1-7展示了使用钌硬掩膜层的示例性衬底处理流程。
图8-10展示了使用本文所述的技术的附加的示例性处理流程。
具体实施方式
在一个实施例中，提供了一种方法，其中使用包含钌的硬掩膜材料。钌提供了一种硬掩膜材料，该材料对典型地用于处理衬底图案化层的许多等离子体化学过程具有抗蚀刻性，这些层包括例如像氮化物、氧化物、ARC材料等的层。此外，可以通过不去除氮化物、氧化物、ARC材料等的等离子体化学过程去除钌。例如，可以通过使用氧(O2)等离子体容易地去除钌。此外，钌可以沉积为在氧化物和氮化物上的10nm级平坦薄膜，并且可以沉积为平坦层。
图1-7展示了用于使用本文所述的钌硬掩膜技术的示例性处理流程。将认识到，图1-7中所示的处理流程和层仅是示例性的，并且钌硬掩膜可以用于使用各种其他层和/或层的组合的许多其他处理流程中。在图1的实例中，提供了衬底100。
衬底可以包含光致抗蚀剂层105。然而将认识到，可替代地，可以使用其他图案化层。在光致抗蚀剂层105下方的是抗反射层，例如底部抗反射涂层(BARC)110。BARC层110可以由多种BARC材料中的任何一种形成，包括本领域已知的有机和无机材料。在示例性实施例中，BARC材料可以是有机或无机抗反射涂层(ARC)材料。有机ARC可以是旋转碳基材料，其特性被定制为在暴露期间使不希望的反射最小化。典型地使用基于碳氟化合物(例如CF4)或氧、氮、氢的化学过程对它们进行蚀刻。无机ARC材料的范围是从SiN、SiON、碳氮氧化物(caroboxynitride)、TiO或其他组合。它们的组分可以通过其厚度来分级。主要使用碳氟化合物等离子体化学过程如CF4、CHF3和惰性气体以及O2对它们进行蚀刻。无机和有机ARC二者都是有用的，因为它们可以用不蚀刻钌的基于碳氟化合物的等离子体蚀刻。无机ARC(例如像碳化硅、氮化硅、氮氧化硅、或碳氧化硅)可以被优选作为用于蚀刻钌的气体，其将不会干扰用作Ru的掩膜的ARC层。在BARC层110下方的是钌硬掩膜层115。在一个示例性实施例中，钌硬掩膜层115的厚度可以小于20nm并且更优选小于15nm。在一个实施例中，钌硬掩膜层115的厚度可以在5至20nm的范围内并且甚至更优选10nm。在钌硬掩膜层115下方的是目标蚀刻层120(最终希望被蚀刻的层)。目标蚀刻层120可以由多种材料中的任何一种构成。在一个示例性实施例中，目标蚀刻层120可以在逻辑结构制造的情况下包含硅，在接触、记忆和多重图案化应用的情况下包含二氧化硅或氮化硅或在互连应用的情况下包含超低介电常数材料。如所示，还可以提供蚀刻停止层125。在一个示例性实施例中，蚀刻停止层125可以在硅或二氧化硅图案化的情况下包含氮化硅。还可以任选地提供一个或多个其他底层130。
衬底100可以是期望使用图案化特征的任何衬底。例如，在一个实施例中，衬底100可以是其上形成有一个或多个半导体处理层的半导体衬底，例如半导体晶片。在一个实施例中，衬底100可以是已经经受了多个半导体处理步骤的衬底，该多个半导体处理步骤产生了各种各样的结构和层，所有这些结构和层都是在衬底处理领域中已知的。因此，将认识到，一个或多个底层130可以包括如本领域中已知的多种结构和层。在一个实施例中，图1中提供的衬底100可以是在半导体晶片处理流程的后道(BEOL)处理点的衬底。然而，所描述的技术也可以用于前段制程(FEOL)的处理步骤中。将认识到，图1中所示的层的堆叠仅是示例性的，并且所描述的材料仅是示例性的。此外，可以使用更多或更少的层，因为图1的实例并不意指是限制性的。例如，与所示的那些相比，可以提供更多或更少的层。此外，可以改变各个层的顺序，所有这些都是本领域技术人员将认识到的。
在提供如图1所示的衬底之后，衬底100可以被图案化(例如通过光刻方法)，使得光致抗蚀剂层105可以具有如图2所示的图案。如下所述，可以使用蚀刻技术将光致抗蚀剂层105的图案转移到各个底层。
然后可以通过使用蚀刻(蚀刻BARC层110)来继续进行处理，如图3所示。
在一个实施例中，BARC蚀刻可以是等离子体蚀刻。例如，BARC蚀刻可以是基于N2/H2的等离子体蚀刻或基于碳氟化合物(CxFy)的等离子体蚀刻。然而，可以使用其他蚀刻并且特定的蚀刻可以取决于所使用的特定的BARC材料。可以通过蚀刻钌硬掩膜层115继续下一个处理，如图4所示。
在钌硬掩膜层115上使用BARC层110是有利的，因为经常用于蚀刻BARC层的等离子体蚀刻化学过程将不容易蚀刻钌。此外，可以用于蚀刻钌的等离子体化学过程包括，例如但不限于基于氧(O2)的等离子体蚀刻和/或基于含氧的氯(Cl2)的等离子体蚀刻。此类基于O2和Cl2的等离子体蚀刻不容易蚀刻传统的BARC材料，包括含有硅、氧化物、氮化物或其组合的BARC材料。此外，此类钌蚀刻还为典型的下方目标蚀刻层(如目标蚀刻层120)提供选择性，这些目标蚀刻层通常由氧化物、氮化物、低k电介质或其组合形成。以此方式，使用钌硬掩膜为BARC材料和目标蚀刻层材料二者提供了高的选择性，从而有利地用作用于图案化如图1-7所示的衬底的层的堆叠的硬掩膜层。如图4所示，可以去除光致抗蚀剂。这种去除可以是单独的处理步骤，或者可以是用于蚀刻钌硬掩膜层115的等离子体蚀刻的结果。
处理流程可以接下来进行到图5所示的阶段。
如图5所示，目标蚀刻层120的蚀刻已经开始。用于蚀刻这种层的示例性蚀刻可以是基于卤素的等离子体蚀刻。但是应当注意，这种蚀刻也可能蚀刻BARC层110。因此，如图5所示，当蚀刻目标蚀刻层120时，也可以蚀刻BARC层110(如图5所示，使BARC层110变薄)。图6展示了目标蚀刻层120的蚀刻完成并且BARC层110被完全去除。
如图6所示，目标蚀刻层120的蚀刻可以停止在蚀刻停止层125上，然而将认识到，蚀刻停止层125的使用可以是任选的。钌硬掩模层的使用是有利的，因为可以蚀刻典型的目标蚀刻层材料的蚀刻对钌是选择性的，因此在蚀刻目标蚀刻层120时提供了良好的硬掩膜特性。
最后，如图7所示，可以将钌硬掩膜层115去除。
去除钌硬掩膜层115的方法可以是基于O2等离子体的方法。由于这种等离子体典型地不影响方法中暴露在该点处的周围层(例如典型的目标蚀刻层)的材料，因此可以以不显著影响已经在目标蚀刻层120中形成的图案的方式进行去除方法。
因此，可以看出，使用钌硬掩膜提供了许多优点。钌对用于蚀刻衬底的其他层的蚀刻的高选择性使得钌硬掩膜层可以是相对薄的层。以此方式，长宽比蚀刻效应被最小化并且钌硬掩膜层的任何各向同性蚀刻将具有最小的影响。此外，用于蚀刻的等离子体蚀刻和用于去除钌硬掩膜层的等离子体不会显著影响其他周围的层。最后，用于蚀刻目标蚀刻层的典型的蚀刻不会明显地蚀刻钌。以此方式，与小的几何间距结构一起使用的硬掩膜层可以有利地是包含钌的层。
将认识到，本文所述的钌硬掩膜用途可用于各种处理流程，具有各种组成和厚度变化的周围处理层，以及各种蚀刻方法。在一个示例性处理流程中，除了钌硬掩膜之外，至少一个附加层位于目标蚀刻层与图案化层之间。在一个实施例中，图案化层是30至500nm之间、并且更优选50nm的光致抗蚀剂层。在一个示例性实施例中，附加层是由氮化硅构成的BARC材料并且具有5至100nm、并且更优选20nm的厚度。在一个示例性实施例中，可以使用具有10nm厚度的钌硬掩膜层和具有200nm厚度的硅的目标蚀刻层。此外，可以使用CF4蚀刻来蚀刻BARC材料，可以使用利用氧的等离子体过程来蚀刻钌硬掩膜，并且可以使用氩气/CF4蚀刻来蚀刻目标蚀刻层，其可以例如是后道处理层。将认识到，此类材料、厚度和蚀刻仅是示例性的，并且钌硬掩膜层的优势不限于此类实例中。
在一个实施例中，钌层可以是不含污染物的钌。然而，将认识到，钌层包含其他材料(例如碳)，只要该层可以被适当地去除(例如用氧等离子体)。可以使用各种技术中的任何一种来形成钌。例如，可以使用原子层沉积方法、溅射方法、化学气相沉积方法等。在一个实例中，通过在等离子体气相沉积方法中使用含钌的前体或其衍生物来形成钌层。将认识到，可以使用其他方法，因为本文所述的技术不限于用于形成钌层的具体技术。
尽管本文针对钌层进行了描述，但是将认识到，本文所述的硬掩膜层可以包含与其他材料组合的钌。因此，如本文所述，硬掩膜层包括钌，但是硬掩膜层不限于仅是钌。例如，钌层可以是由钌和磷构成的层。
图8-10展示了使用本文所述的处理技术的示例性方法。将认识到，图8-10的实施例仅是示例性的，并且附加的方法可以利用本文所述的技术。进一步地，可以将附加的处理步骤添加到图8-10所示的方法，因为所描述的步骤不旨在是排他性的。此外，步骤的顺序不限于图中所示的顺序，因为可能出现不同的顺序和/或可以组合地或同时地执行各种步骤。
在图8中，展示了一种蚀刻衬底的方法。该方法可以包括在该衬底上提供目标蚀刻层的步骤805以及提供覆盖在该目标蚀刻层上的图案化层的步骤810。该方法进一步包括在该目标蚀刻层与该图案化层之间提供包含钌的硬掩膜层的步骤815。然后，该方法包括将该图案化层的图案蚀刻到该硬掩膜层中以形成图案化的硬掩膜层的步骤820。该方法进一步包括在使用该图案化的硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层的步骤825。
在图9，示出了一种图案化衬底的第一层的方法。该方法包括在该衬底上提供图案化的光致抗蚀剂层的步骤905；在该衬底上提供该第一层的步骤910；以及在该图案化的光致抗蚀剂层与该第一层之间提供包含钌的硬掩膜层的步骤915。该方法进一步包括将该图案化的光致抗蚀剂层的图案转移到该硬掩膜层中以形成图案化的硬掩膜层的步骤920。该方法还包括在形成该图案化的硬掩膜层之后将该图案化的硬掩膜层的图案转移到该第一层的步骤925。最后，该方法包括在将该图案化的硬掩膜层的图案转移到该第一层之后去除该图案化的硬掩膜层的步骤930。
在图10中，示出了一种蚀刻衬底的方法。该方法包括在该衬底上提供目标蚀刻层的步骤1005；提供覆盖在该目标蚀刻层上的图案化层的步骤1010；以及在该目标蚀刻层与该图案化层之间提供包含钌的钌硬掩膜层的步骤1015。该方法进一步包括通过使用包含氧的第一等离子体将该图案化层的图案蚀刻到该钌硬掩膜层中以形成图案化的钌硬掩膜层的步骤1020。该方法还包括在使用该图案化的钌硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层的步骤1025。在蚀刻该目标蚀刻层之后，该方法包括使用包含氧的第二等离子体去除该图案化的钌硬掩膜层的步骤1030。
鉴于该描述，本发明的进一步修改和替代性实施例对于本领域技术人员将是显而易见的。因此，该描述将被解释为仅是说明性的，并且是为了教导本领域技术人员实施本发明的方式。应当理解的是，在本文示出和描述的本发明的形式和方法将被视为目前的优选实施例。均等技术可以替代本文所展示和描述的技术，并且本发明的某些特征可以独立于其他特征的使用来利用，所有这些对于受益于本发明的描述的本领域技术人员来说都将是显而易见的。

Claims (21)

1.一种蚀刻衬底的方法，该方法包括：
在该衬底上提供目标蚀刻层；
提供覆盖在该目标蚀刻层上的图案化层；
在该目标蚀刻层与该图案化层之间提供包含钌的硬掩膜层；
将该图案化层的图案蚀刻到该硬掩膜层中以形成图案化的硬掩膜层；以及
在使用该图案化的硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层。
2.如权利要求1所述的方法，其进一步包括在该目标蚀刻层与该图案化层之间的至少一个附加层。
3.如权利要求2所述的方法，其中，该附加层是抗反射层。
4.如权利要求3所述的方法，其中，该抗反射层是位于该硬掩膜层与该图案化层之间的底部抗反射涂层。
5.如权利要求4所述的方法，其中，该图案化层是光致抗蚀剂层。
6.一种图案化衬底的第一层的方法，该方法包括：
在该衬底上提供图案化的光致抗蚀剂层；
在该衬底上提供该第一层；
在该图案化的光致抗蚀剂层与该第一层之间提供包含钌的硬掩膜层；
将该图案化的光致抗蚀剂层的图案转移到该硬掩膜层中以形成图案化的硬掩膜层；
在形成该图案化的硬掩膜层之后将该图案化的硬掩膜层的图案转移到该第一层；以及
在将该图案化的硬掩膜层的图案转移到该第一层之后去除该图案化的硬掩膜层。
7.如权利要求6所述的方法，其中，将该图案化的光致抗蚀剂层的图案转移到该硬掩膜层中是使用等离子体蚀刻进行的。
8.如权利要求6所述的方法，其中，将该图案化的硬掩膜层的图案转移到该第一层是使用等离子体蚀刻进行的。
9.如权利要求6所述的方法，其中，该去除该图案化的硬掩膜层是使用利用氧的等离子体过程进行的。
10.如权利要求9所述的方法，其中，将该图案化的硬掩膜层的图案转移到该第一层是使用等离子体蚀刻进行的。
11.如权利要求10所述的方法，其进一步包括在该图案化的光致抗蚀剂层与该硬掩膜层之间提供底部抗反射涂层。
12.如权利要求10所述的方法，其中，该衬底是在后道处理点或前道处理点的半导体晶片。
13.一种蚀刻衬底的方法，该方法包括：
在该衬底上提供目标蚀刻层；
提供覆盖在该目标蚀刻层上的图案化层；
在该目标蚀刻层与该图案化层之间提供包含钌的钌硬掩膜层；
通过使用包含氧的第一等离子体将该图案化层的图案蚀刻到该钌硬掩膜层中以形成图案化的钌硬掩膜层；
在使用该图案化的钌硬掩膜层作为用于蚀刻该目标蚀刻层的掩膜层时蚀刻该目标蚀刻层；以及
在蚀刻该目标蚀刻层之后，使用包含氧的第二等离子体去除该图案化的钌硬掩膜层。
14.如权利要求13所述的方法，其中，该图案化层是光致抗蚀剂层。
15.如权利要求14所述的方法，其进一步包括在该光致抗蚀剂层与该钌硬掩膜层之间提供抗反射层。
16.如权利要求15所述的方法，该衬底是半导体衬底。
17.如权利要求16所述的方法，该目标蚀刻层是后道处理层或前道处理层。
18.如权利要求13所述的方法，其中，该钌硬掩膜层的厚度是20nm或更小。
19.如权利要求18所述的方法，其中，该钌硬掩膜层的厚度是15nm或更小。
20.如权利要求19所述的方法，其中，该图案化层是光致抗蚀剂层，该方法进一步包括在该光致抗蚀剂层与该硬掩膜层之间提供抗反射层。
21.如权利要求13所述的方法，其中，该钌硬掩膜层包含钌；钌和碳；或钌和磷。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384188A1 (en) * 2021-05-25 2022-12-01 Applied Materials, Inc. Metal-doped carbon hardmasks
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000038807A (ko) * 1998-12-09 2000-07-05 윤종용 반도체소자의 루테늄 전극 형성방법
KR20040059768A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 하드마스크를 이용한 캐패시터의 제조 방법
US20040157459A1 (en) * 2003-02-11 2004-08-12 Applied Materials, Inc. Method of etching ferroelectric layers
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN101154572A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN101924035A (zh) * 2008-08-22 2010-12-22 台湾积体电路制造股份有限公司 形成半导体元件及其栅极结构的方法
CN102122112A (zh) * 2010-01-11 2011-07-13 联华电子股份有限公司 形成图案的方法
TW201201278A (en) * 2010-06-18 2012-01-01 Applied Materials Inc Chemical vapor deposition of ruthenium films containing oxygen or carbon
CN102610239A (zh) * 2011-01-19 2012-07-25 日立环球储存科技荷兰有限公司 制造具有低电阻顶盖结构的磁读传感器的方法
CN103247525A (zh) * 2012-02-13 2013-08-14 诺发系统公司 用于蚀刻有机硬掩膜的方法
CN104752355A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108885402A (zh) * 2016-02-29 2018-11-23 东京毅力科创株式会社 选择性SiARC去除

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658966B2 (ja) 1995-04-20 1997-09-30 日本電気株式会社 フォトマスク及びその製造方法
US6277760B1 (en) * 1998-06-26 2001-08-21 Lg Electronics Inc. Method for fabricating ferroelectric capacitor
JP2001028442A (ja) 1999-05-12 2001-01-30 Matsushita Electric Ind Co Ltd 薄膜デバイス及び薄膜デバイスの製造方法
JP3658269B2 (ja) 2000-03-29 2005-06-08 株式会社ルネサステクノロジ 固体表面及び半導体製造装置の処理方法並びにそれを用いた半導体装置の製造方法
JP3822804B2 (ja) 2001-06-18 2006-09-20 株式会社日立製作所 半導体装置の製造方法
JP2003059905A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法、キャパシタの製造方法、および半導体装置
JP2004172311A (ja) * 2002-11-19 2004-06-17 Renesas Technology Corp 半導体装置の製造方法
JP2004179226A (ja) * 2002-11-25 2004-06-24 Renesas Technology Corp 半導体装置の製造方法
KR100725451B1 (ko) 2005-06-07 2007-06-07 삼성전자주식회사 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
JP5130652B2 (ja) 2006-05-15 2013-01-30 富士通株式会社 金属膜のエッチング方法及び半導体装置の製造方法
KR20090022809A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
JPWO2009096328A1 (ja) * 2008-01-29 2011-05-26 株式会社アルバック 磁気デバイスの製造方法
US8796150B2 (en) 2011-01-24 2014-08-05 International Business Machines Corporation Bilayer trench first hardmask structure and process for reduced defectivity
US8673765B2 (en) 2012-06-01 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for back end of line semiconductor device processing
JP2018010080A (ja) 2016-07-12 2018-01-18 凸版印刷株式会社 位相シフト型フォトマスクブランク

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000038807A (ko) * 1998-12-09 2000-07-05 윤종용 반도체소자의 루테늄 전극 형성방법
KR20040059768A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 하드마스크를 이용한 캐패시터의 제조 방법
US20040157459A1 (en) * 2003-02-11 2004-08-12 Applied Materials, Inc. Method of etching ferroelectric layers
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CN101154572A (zh) * 2006-09-30 2008-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN101924035A (zh) * 2008-08-22 2010-12-22 台湾积体电路制造股份有限公司 形成半导体元件及其栅极结构的方法
CN102122112A (zh) * 2010-01-11 2011-07-13 联华电子股份有限公司 形成图案的方法
TW201201278A (en) * 2010-06-18 2012-01-01 Applied Materials Inc Chemical vapor deposition of ruthenium films containing oxygen or carbon
CN102610239A (zh) * 2011-01-19 2012-07-25 日立环球储存科技荷兰有限公司 制造具有低电阻顶盖结构的磁读传感器的方法
CN103247525A (zh) * 2012-02-13 2013-08-14 诺发系统公司 用于蚀刻有机硬掩膜的方法
CN104752355A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108885402A (zh) * 2016-02-29 2018-11-23 东京毅力科创株式会社 选择性SiARC去除

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Publication number Publication date
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