JP2021534575A - ルテニウムハードマスクプロセス - Google Patents

ルテニウムハードマスクプロセス Download PDF

Info

Publication number
JP2021534575A
JP2021534575A JP2021506934A JP2021506934A JP2021534575A JP 2021534575 A JP2021534575 A JP 2021534575A JP 2021506934 A JP2021506934 A JP 2021506934A JP 2021506934 A JP2021506934 A JP 2021506934A JP 2021534575 A JP2021534575 A JP 2021534575A
Authority
JP
Japan
Prior art keywords
layer
patterned
ruthenium
etching
hardmask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021506934A
Other languages
English (en)
Other versions
JP7357846B2 (ja
Inventor
チェン，ジイン
ランジャン，アロック
ヴェンツェク，ピーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2021534575A publication Critical patent/JP2021534575A/ja
Application granted granted Critical
Publication of JP7357846B2 publication Critical patent/JP7357846B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]

Abstract

ルテニウムを含むハードマスク材料が使用されるプロセスが提供される。ルテニウムは、例えば、窒化物、酸化物、反射防止コーティング（ＡＲＣ）材料などの層を含む基板パターニング層を処理するために典型的に使用される多くのプラズマ化学物質に対してエッチング耐性を有するハードマスク材料を提供する。更に、ルテニウムは、窒化物、酸化物、ＡＲＣ材料などを除去しないプラズマ化学物質によって除去され得る。例えば、ルテニウムは酸素（Ｏ２）プラズマを使用して容易に除去され得る。更に、ルテニウムは、酸化物及び窒化物上に薄い平面の１０ｎｍオーダーの膜として堆積されてもよく、平面層として堆積されてもよい。

Description

本出願は、２０１８年８月１０日に出願された「Ｒｕｔｈｅｎｉｕｍ Ｈａｒｄ Ｍａｓｋ Ｐｒｏｃｅｓｓ」と題する米国仮特許出願第６２／７１７，０８９号、２０１８年９月２６日に出願された「Ｒｕｔｈｅｎｉｕｍ Ｈａｒｄ Ｍａｓｋ Ｐｒｏｃｅｓｓ」と題する米国仮特許出願第６２／７３６，５２９号、及び、２０１９年５月９日に出願された「Ｒｕｔｈｅｎｉｕｍ Ｈａｒｄ Ｍａｓｋ Ｐｒｏｃｅｓｓ」と題する米国非仮特許出願第１６／４０７，２７２号の優先権を主張し、その開示は全体が参照により本明細書に明示的に組み込まれる。
本開示は、基板の処理に関する。特に、本開示は基板にパターニングするための方法を提供する。
基板上に形成されるフィーチャの限界寸法が縮小し続けるにつれて、パターニング技術は多くの場合、アスペクト比への依存性の影響を小さくするために厚さを最小限に抑える一方で、エッチング耐性を向上させたマスキング層を必要とする。これらの問題は、様々なフロントエンドオブライン（ＦＥＯＬ）及びバックエンドオブライン（ＢＥＯＬ）のプロセス工程で発生するが、小さな幾何学的構造にとっては、バックエンドオブライン処理ポイントのプロセスポイントにおいて特に問題である。そのような課題において支援するために、パターニングプロセスは多くの場合、従来のフォトレジスト及び他のパターニング層に加えて、ハードマスクを利用する。したがって、例えば、プロセスが、従来の１９３ｎｍパターニングプロセス、極紫外線（ＥＵＶ）リソグラフィプロセス、マルチパターニングプロセス、直接自己組織化（ＤＳＡ）プロセス、又は他の高度なパターニング技術であるかにかかわらず、多くの場合、パターン転写プロセスを支援するために、ハードマスク層は別のパターニング層（フォトレジスト層など）の下で利用される。例えば、酸化ケイ素層、窒化ケイ素層、チタンベースの層などを含む様々なハードマスク層が知られている。しかしながら、このようなハードマスク層に必要な厚さは、アスペクト比に依存するエッチングの課題をもたらす。酸化ハフニウム（ＨｆＯ２）などの他の材料は、エッチング耐性を提供する場合があるので、薄い層を使用できる場合がある。しかしながら、そのような材料は、除去に関する制約を有し、それにより、そのような材料は、多くのハードマスクへの実装に不適切であることが見出されている。したがって、限界寸法が縮小し続けるにつれて、ハードマスク層の使用は困難になっている。具体的には、様々なエッチングに対するエッチング耐性、除去可能性、必要な厚さ、及び他の工程や材料との互換性に対する、適切なバランスが困難になっている。
したがって、縮小する限界寸法に対応するために、改善された性能を提供する基板パターニングと組み合わせて、より堅牢なハードマスク層を利用することが望ましいであろう。
一実施形態では、ルテニウムを含むハードマスク材料が使用されるプロセスが提供される。ルテニウムは、例えば、窒化物、酸化物、反射防止コーティング（ＡＲＣ）材料などの層を含む基板パターニング層を処理するために典型的に使用される多くのプラズマ化学物質に対してエッチング耐性を有するハードマスク材料を提供する。更に、ルテニウムは、窒化物、酸化物、ＡＲＣ材料などを除去しないプラズマ化学物質によって除去される場合がある。例えば、ルテニウムは酸素（Ｏ２）プラズマを使用して容易に除去され得る。更に、ルテニウムは、酸化物及び窒化物上に薄い平面の１０ｎｍオーダーの膜として堆積されてもよく、平面層として堆積され得る。
一実施形態では、基板をエッチングする方法が提供される。この方法は、基板上にターゲットエッチング層を設けることと、ターゲットエッチング層の上を覆うパターニングされた層を設けることと、を含み得る。この方法は、ターゲットエッチング層とパターニングされた層との間に、ルテニウムを含むハードマスク層を設けることを更に含む。この方法は、パターニングされた層のパターンをハードマスク層にエッチングして、パターニングされたハードマスク層を形成することを更に含む。この方法は、パターニングされたハードマスク層を、ターゲットエッチング層のエッチングのためのマスキング層として利用しながら、ターゲットエッチング層をエッチングすることを更に含む。
別の実施形態では、基板の第１の層をパターニングする方法が提供される。この方法は、基板上にパターニングされたフォトレジスト層を設けることと、基板上に第１の層を設けることと、パターニングされたフォトレジスト層と第１の層との間に、ルテニウムを含むハードマスク層を設けることと、を含む。この方法は、パターニングされたフォトレジスト層のパターンをハードマスク層に転写して、パターニングされたハードマスク層を形成することと、パターニングされたハードマスク層を形成した後に、パターニングされたハードマスク層のパターンを第１の層に転写することと、を更に含む。この方法はまた、パターニングされたハードマスク層のパターンを第１の層に転写した後に、パターニングされたハードマスク層を除去すること、を含む。
更に別の実施形態では、基板をエッチングする方法が提供される。この方法は、基板上にターゲットエッチング層を設けることと、ターゲットエッチング層の上を覆うパターニングされた層を設けることと、ターゲットエッチング層とパターニングされた層との間に、ルテニウムを含むルテニウムハードマスク層を設けることと、を含み得る。この方法は、酸素を含むプラズマを利用することにより、パターニングされた層のパターンをルテニウムハードマスク層にエッチングして、パターニングされたルテニウムハードマスク層を形成し、そしてパターニングされたルテニウムハードマスク層を、ターゲットエッチング層のエッチングのためのマスキング層として利用しながら、ターゲットエッチング層をエッチングすること、を更に含む。ターゲットエッチング層をエッチングした後、この方法は、酸素を含むプラズマを利用して、パターニングされたルテニウムハードマスク層を除去することを含む。
本発明及びその利点のより詳細な理解が、添付の図面と併せて以下の記載を参照することによって得られ、図面では、同様の参照番号は同様の特徴を示す。しかしながら、添付の図面は、開示された概念の例示的な実施形態のみを示し、したがって範囲を限定するものと見なされるべきではなく、開示された概念に対して他の同等に効果的な実施形態も許され得ることに留意されたい。
ルテニウムハードマスク層を利用する例示的な基板プロセスフローを示す。 本明細書に記載の技術を利用する追加の例示的なプロセスフローを示す。
一実施形態では、ルテニウムを含むハードマスク材料が使用されるプロセスが提供される。ルテニウムは、例えば、窒化物、酸化物、ＡＲＣ材料などの層を含む基板パターニング層を処理するために典型的に使用される多くのプラズマ化学物質に対してエッチング耐性を有するハードマスク材料を提供する。更に、ルテニウムは、窒化物、酸化物、ＡＲＣ材料などを除去しないプラズマ化学物質によって除去される場合がある。例えば、ルテニウムは酸素（Ｏ２）プラズマを使用して容易に除去され得る。更に、ルテニウムは、酸化物及び窒化物上に薄い平面の１０ｎｍオーダーの膜として堆積されてもよく、平面層として堆積され得る。
図１〜図７は、本明細書に記載のルテニウムハードマスク技術を利用するための例示的なプロセスフローを示す。図１〜図７に示すプロセスフロー及び層は単なる例示であり、ルテニウムハードマスクは、多種多様な他の層及び／又は層の組み合わせを利用する多くの他のプロセスフローで利用され得ることが理解されるであろう。図１の実施例では、基板１００が提供されている。
基板は、フォトレジスト層１０５を含んでもよい。しかしながら、代替として、他のパターニング層を使用してもよいことが理解されるであろう。フォトレジスト層１０５の下にあるのは、反射防止層、例えば、底部反射防止コーティング（ＢＡＲＣ）層１１０である。ＢＡＲＣ層１１０は、当技術分野で公知なような有機及び無機材料を含む多種多様なＢＡＲＣ材料のいずれかで形成されてもよい。例示的な実施形態では、ＢＡＲＣ材料は、有機又は無機の反射防止コーティング（ＡＲＣ）材料であり得る。有機ＡＲＣは、露光中の望ましくない反射を最小限に抑えるように、その特性が調整されたスピン用の炭素ベース材料であり得る。それらは典型的には、フルオロカーボン（例えば、ＣＦ４）、又は酸素、窒素、水素ベースの化学物質を使用してエッチングされる。無機ＡＲＣ材料は、ＳｉＮ、ＳｉＯＮ、炭素酸窒化物（ｃａｒｏｂｏｘｙｎｉｔｒｉｄｅ）、ＴｉＯ、又はその他の組み合わせに及ぶ。無機ＡＲＣ材料は、その厚さにわたって組成が段階的であってもよい。それらは主としてＣＦ４、ＣＨＦ３などのフルオロカーボンプラズマ化学物質、並びに不活性ガス及びＯ２を使用してエッチングされる。無機ＡＲＣ及び有機ＡＲＣの両方が有用である。なぜなら、それらは、ルテニウムをエッチングしないフルオロカーボンベースのプラズマでエッチングされ得るからである。無機ＡＲＣ（例えば、炭化ケイ素、窒化ケイ素、酸窒化ケイ素、又はオキシ炭化ケイ素など）が好ましい場合がある。なぜなら、ルテニウムをエッチングするために使用されるガスが、Ｒｕのマスクとして機能するＡＲＣ層に悪影響を及ぼさないであろうからである。ＢＡＲＣ層１１０の下にあるのは、ルテニウムハードマスク層１１５である。例示的な一実施形態では、ルテニウムハードマスク層１１５は、２０ｎｍ未満の厚さ、より好ましくは１５ｎｍ未満の厚さであり得る。一実施形態では、ルテニウムハードマスク層１１５は、５〜２０ｎｍの範囲、更により好ましくは１０ｎｍの厚さであり得る。ルテニウムハードマスク層１１５の下にあるのは、ターゲットエッチング層１２０（最終的にエッチングされることが望まれる層）である。ターゲットエッチング層１２０は、広範囲の材料のいずれかで構成され得る。例示的な一実施形態では、ターゲットエッチング層１２０は、論理構造の製造の場合はシリコン；コンタクト、メモリ及びマルチパターニング用途の場合は二酸化ケイ素又は窒化ケイ素；又は相互接続用途の場合は超低誘電率材料を含み得る。示されるように、エッチング停止層１２５も設けられ得る。例示的な一実施形態では、シリコン又は二酸化ケイ素のパターニングの場合、エッチング停止層１２５は窒化ケイ素を含み得る。他の下にある層１３０も任意選択で設けられてもよい。
基板１００は、パターニングされたフィーチャの使用が望ましい任意の基板であり得る。例えば、一実施形態では、基板１００は半導体基板であり、例えば、その上に１つ以上の半導体処理層が形成された半導体ウェハであり得る。一実施形態では、基板１００は、多種多様な構造及び層をもたらす複数の半導体処理ステップが施された基板であってもよく、それらの全てが基板処理技術において知られている。したがって、下にある層１３０は、当技術分野において周知の通り、多種多様な構造及び層を含み得ることが理解されるであろう。一実施形態では、図１に提供される基板１００は、半導体ウェハ処理フローのバックエンドオブライン（ＢＥＯＬ）プロセスポイントにある基板であり得る。しかしながら、記載されている技術は、フロントエンドオブライン（ＦＥＯＬ）プロセス工程でも利用できる。図１に示す層のスタックは単なる例示であり、記載されている材料は単なる例示であることが理解されるであろう。更に、図１の実施例は限定することを意図していないので、より多くの又はより少ない層を利用してもよい。例えば、示されているものと比較して、より多くの又はより少ない層が設けられてもよい。更に、様々な層の順序は全て、当業者によって理解されるように変更されてもよい。
図１に示すような基板を設けた後に、フォトレジスト層１０５が図２に示すようなパターンを有し得るように、基板１００はパターニングされてもよい（例えば、フォトリソグラフィプロセスを介して）。以下に記載するように、フォトレジスト層１０５のパターンは、エッチング技術を使用して、下にある様々な層に転写され得る。
次いで、図３に示すようにＢＡＲＣ層１１０をエッチングするエッチングを使用することにより、処理が継続されてもよい。
一実施形態では、ＢＡＲＣエッチングはプラズマエッチングであり得る。例えば、ＢＡＲＣエッチングは、Ｎ２／Ｈ２ベースのプラズマエッチングであってもよく、又はフルオロカーボン（ＣｘＦｙ）ベースのプラズマエッチングであってもよい。しかしながら、他のエッチングを使用してもよく、特定のエッチングは、利用される特定のＢＡＲＣ材料に依存し得る。次に、図４に示すように、ルテニウムハードマスク層１１５をエッチングすることにより、処理が継続されてもよい。
ルテニウムハードマスク層１１５上にＢＡＲＣ層１１０を使用することは、ＢＡＲＣ層をエッチングするために多くの場合に使用されるプラズマエッチング化学物質がルテニウムを容易にエッチングしないことになるので、有利である。更に、ルテニウムをエッチングするために使用され得るプラズマ化学物質には、例えば、酸素（Ｏ２）ベースのプラズマエッチング、及び／又は塩素含有（Ｃｌ２）酸素ベースのプラズマエッチングを含むが、これらに限定されない。そのようなＯ２及びＣｌ２ベースのプラズマエッチングは、シリコン、酸化物、窒化物、又はこれらの組み合わせを含有するＢＡＲＣ材料を含む従来のＢＡＲＣ材料を容易にエッチングしない。更に、そのようなルテニウムエッチングはまた、多くの場合、酸化物、窒化物、ｌｏｗ−ｋ誘電体、又はこれらの組み合わせから形成され得るターゲットエッチング層１２０などの、典型的な下にあるターゲットエッチング層への選択性を提供する。このように、ルテニウムハードマスクの使用は、ＢＡＲＣ材料及びターゲットエッチング層材料の両方に高選択性を提供し、それにより、有利には、図１〜図７に示すような、基板をパターニングするために利用される層のスタックに対するハードマスク層として有用である。図４に示すように、フォトレジストを除去してもよい。そのような除去は、別個のプロセスステップであってもよく、又はルテニウムハードマスク層１１５をエッチングするために使用されるプラズマエッチングの結果であってもよい。
次に、プロセスフローは図５に示す段階に進んでもよい。
図５に示すように、ターゲットエッチング層１２０のエッチングが開始されている。そのような層をエッチングするための例示的なエッチングは、ハロゲンベースのプラズマエッチングであり得る。しかしながら、そのようなエッチングは、ＢＡＲＣ層１１０をもエッチングし得ることに留意されたい。したがって、図５に示すように、ターゲットエッチング層１２０がエッチングされると、ＢＡＲＣ層１１０もまたエッチングされ得る（図５に示すように、ＢＡＲＣ層１１０は薄くなる）。図６は、ターゲットエッチング層１２０のエッチングが完了したこと、及びＢＡＲＣ層１１０が完全に除去されたこと示す。
図６に示すように、ターゲットエッチング層１２０のエッチングは、エッチング停止層１２５上で停止し得るが、エッチング停止層１２５の使用は任意であり得ることが理解されるであろう。ルテニウムハードマスク層の使用は、典型的なターゲットエッチング層材料をエッチングし得るエッチングがルテニウムに対して選択的であり、したがって、ターゲットエッチング層１２０をエッチングする場合に、良好なハードマスク特性を提供するという点で有利である。
最後に、図７に示すように、ルテニウムハードマスク層１１５が除去されてもよい。
ルテニウムハードマスク層１１５を除去するプロセスは、Ｏ２プラズマベースのプロセスであり得る。このようなプラズマは典型的には、プロセスのこの時点で露出している周囲の層の材料（例えば、典型的なターゲットエッチング層）に影響を与えないので、除去プロセスは、ターゲットエッチング層１２０に形成されたパターンに顕著な影響を及ぼさないように実施され得る。
したがって、明らかなように、ルテニウムハードマスクの使用はいくつかの利点を提供する。基板の他の層をエッチングするために使用されるエッチングに対するルテニウムの高い選択性により、ルテニウムハードマスク層を比較的薄い層にすることが可能になる。このようにして、アスペクト比によるエッチング効果が最小限に抑えられ、ルテニウムハードマスク層のいかなる等方性エッチングも、及ぼす影響は最小限になるであろう。更に、エッチングに使用されるプラズマエッチング及びルテニウムハードマスク層を除去するために使用されるプラズマは、他の周囲の層に顕著な影響を及ぼさない。最後に、ターゲットエッチング層をエッチングするために使用される典型的なエッチングは、ルテニウムを認識可能なほどにはエッチングしない。このように、ピッチ寸法が小さい構造において使用するハードマスク層は、有利には、ルテニウムを含む層であり得る。
本明細書に記載されるルテニウムハードマスクの使用法は、様々な組成及び厚さの多種多様な周囲のプロセス層と共に、及び多種多様なエッチングプロセスと共に、多種多様なプロセスフローにおいて使用され得ることが理解されるであろう。１つの例示的なプロセスフローでは、ルテニウムハードマスクに加えて、少なくとも１つの追加の層が、ターゲットエッチング層とパターニングされた層との間に配置される。一実施形態では、パターニングされた層は、３０〜５００ｎｍ、より好ましくは５０ｎｍのフォトレジスト層である。例示的な一実施形態では、追加の層は、窒化ケイ素で構成され、厚さが５〜１００ｎｍ、より好ましくは２０ｎｍであるＢＡＲＣ材料である。例示的な一実施形態では、１０ｎｍの厚さを有するルテニウムハードマスク層、及び２００ｎｍの厚さを有するシリコンのターゲットエッチング層を利用してもよい。更に、ＣＦ４エッチングを使用してＢＡＲＣ材料をエッチングしてもよく、酸素を利用するプラズマプロセスを使用してルテニウムハードマスクをエッチングしてもよく、アルゴン／ＣＦ４エッチングを利用して、例えば、バックエンドオブライン処理層であり得るターゲットエッチング層をエッチングしてもよい。そのような材料、厚さ、及びエッチングは単なる例示であり、ルテニウムハードマスク層の利点は、そのような例に限定されないことが理解されるであろう。
一実施形態では、ルテニウム層は、汚染物質を含まないルテニウムであってもよい。しかしながら、層が適切に除去できる限り（例えば酸素プラズマで）、他の材料（例えば炭素）を含有するルテニウム層であることが理解されるであろう。多種多様な技術のうちのいずれかを利用してルテニウムが形成されてもよい。例えば、原子層堆積プロセス、スパッタリングプロセス、化学蒸着プロセスなどを利用してもよい。一実施例では、ルテニウム層は、プラズマ蒸着プロセスにおいて、ルテニウム含有前駆体又はその誘導体を使用することにより形成される。本明細書に記載される技術は、ルテニウム層を形成するための特定の技術に限定されないので、他のプロセスを利用してもよいことが理解されるであろう。
本明細書ではルテニウム層に関して記載されているが、本明細書に記載されているハードマスク層は、他の材料と組み合わせたルテニウムを含み得ることが理解されるであろう。したがって、本明細書に記載されるようにハードマスク層はルテニウムを含むが、ハードマスク層はルテニウムだけに限定されるわけではない。例えば、ルテニウム層は、ルテニウムとリンで構成される層であってもよい。
図８〜図１０は、本明細書に記載の処理技術を使用するための例示的な方法を示す。図８〜図１０の実施形態は単なる例示であり、追加の方法が、本明細書に記載される技術を利用してもよいことが理解されるであろう。更に、記載されたステップは排他的であることを意図していないので、図８〜図１０に示す方法に、追加の処理ステップを追加することができる。その上、ステップの順序は、異なる順序が生じる場合があり、且つ／又は様々なステップが組み合わされて若しくは同時に実施され得るので、図面に示す順序には限定されない。
図８には、基板をエッチングする方法が示されている。この方法は、基板上にターゲットエッチング層を設けるステップ８０５と、ターゲットエッチング層の上を覆うパターニングされた層を設けるステップ８１０と、を含み得る。この方法は、ターゲットエッチング層とパターニングされた層との間に、ルテニウムを含むハードマスク層を設けるステップ８１５を更に含む。次いで、この方法は、パターニングされた層のパターンをハードマスク層にエッチングして、パターニングされたハードマスク層を形成するステップ８２０を含む。この方法は、パターニングされたハードマスク層を、ターゲットエッチング層のエッチングのためのマスキング層として利用しながら、ターゲットエッチング層をエッチングするステップ８２５を更に含む。
図９には、基板上に第１の層をパターニングする方法が示されている。この方法は、基板上にパターニングされたフォトレジスト層を設けるステップ９０５と、基板上に第１の層を設けるステップ９１０と、パターニングされたフォトレジスト層と第１の層との間に、ルテニウムを含むハードマスク層を設けるステップ９１５と、を含む。この方法は、パターニングされたフォトレジスト層のパターンをハードマスク層に転写して、パターニングされたハードマスク層を形成するステップ９２０を更に含む。この方法はまた、パターニングされたハードマスク層を形成した後に、パターニングされたハードマスク層のパターンを第１の層に転写するステップ９２５を含む。最後に、この方法は、パターニングされたハードマスク層のパターンを第１の層に転写した後に、パターニングされたハードマスク層を除去するステップ９３０を含む。
図１０には、基板をエッチングする方法が示されている。この方法は、基板上にターゲットエッチング層を設けるステップ１００５と、ターゲットエッチング層の上を覆うパターニングされた層を設けるステップ１０１０と、ターゲットエッチング層とパターニングされた層との間に、ルテニウムを含むルテニウムハードマスク層を設けるステップ１０１５と、を含む。この方法は、酸素を含む第１のプラズマを利用することにより、パターニングされた層のパターンをルテニウムハードマスク層にエッチングして、パターニングされたルテニウムハードマスク層を形成するステップ１０２０を更に含む。この方法はまた、パターニングされたルテニウムハードマスク層をターゲットエッチング層のエッチングのためのマスキング層として利用しながら、ターゲットエッチング層をエッチングするステップ１０２５を含む。ターゲットエッチング層をエッチングした後に、この方法は、酸素を含む第２のプラズマを利用して、パターニングされたルテニウムハードマスク層を除去するステップ１０３０を含む。
本発明の更なる修正形態及び代替実施形態が、この明細書の記載を考慮すると当業者には明らかになるであろう。したがって、本明細書の記載は、例示としてのみ解釈されるべきであり、本発明を実施する方法を当業者に教示する目的のためのものである。本明細書に示され且つ記載された本発明の形態及び方法は、現在好ましい実施形態として解釈されるべきであることを理解されたい。本明細書で例示及び記載されたものの代わりに等価な技術を使用することができ、また本発明の特定の特徴は、他の特徴の使用とは無関係に利用することができ、これらは、全て本発明のこの明細書の記載の利益を享受した後に当業者に明らかになるであろう。

Claims (21)

  1. 基板をエッチングする方法であって、
    前記基板上にターゲットエッチング層を設けることと、
    前記ターゲットエッチング層の上を覆うパターニングされた層を設けることと、
    前記ターゲットエッチング層と前記パターニングされた層との間に、ルテニウムを含むハードマスク層を設けることと、
    前記パターニングされた層のパターンを前記ハードマスク層にエッチングして、パターニングされたハードマスク層を形成することと、
    前記パターニングされたハードマスク層を、前記ターゲットエッチング層のエッチングのためのマスキング層として利用しながら、前記ターゲットエッチング層をエッチングすることと、を含む方法。
  2. 前記ターゲットエッチング層と前記パターニングされた層との間に、少なくとも１つの追加の層を更に含む、請求項１に記載の方法。
  3. 前記追加の層は反射防止層である、請求項２に記載の方法。
  4. 前記反射防止層は、前記ハードマスク層と前記パターニングされた層との間に配置された底部反射防止コーティング層である、請求項３に記載の方法。
  5. 前記パターニングされた層はフォトレジスト層である、請求項４に記載の方法。
  6. 基板の第１の層をパターニングする方法であって、
    前記基板上にパターニングされたフォトレジスト層を設けることと、
    前記基板上に前記第１の層を設けることと、
    前記パターニングされたフォトレジスト層と前記第１の層との間に、ルテニウムを含むハードマスク層を設けることと、
    前記パターニングされたフォトレジスト層のパターンを前記ハードマスク層に転写して、パターニングされたハードマスク層を形成することと、
    前記パターニングされたハードマスク層を形成した後に、前記パターニングされたハードマスク層のパターンを前記第１の層に転写することと、
    前記パターニングされたハードマスク層のパターンを前記第１の層に転写した後に、前記パターニングされたハードマスク層を除去することと、を含む方法。
  7. 前記パターニングされたフォトレジスト層の前記パターンを前記ハードマスク層に転写することは、プラズマエッチングを使用して実施される、請求項６に記載の方法。
  8. 前記パターニングされたハードマスク層の前記パターンを前記第１の層に転写することは、プラズマエッチングを使用して実施される、請求項６に記載の方法。
  9. 前記パターニングされたハードマスク層を除去することは、酸素を利用するプラズマプロセスを使用して実施される、請求項６に記載の方法。
  10. 前記パターニングされたハードマスク層の前記パターンを前記第１の層に転写することは、プラズマエッチングを使用して実施される、請求項９に記載の方法。
  11. 前記パターニングされたフォトレジスト層と前記ハードマスク層との間に底部反射防止コーティング層を設ける工程を更に含む、請求項１０に記載の方法。
  12. 前記基板は、バックエンドオブライン処理ポイント又はフロントエンドオブライン処理ポイントにある半導体ウェハである、請求項１０に記載の方法。
  13. 基板をエッチングする方法であって、
    前記基板上にターゲットエッチング層を設けることと、
    前記ターゲットエッチング層の上を覆うパターニングされた層を設けることと、
    前記ターゲットエッチング層と前記パターニングされた層との間に、ルテニウムを含むルテニウムハードマスク層を設けることと、
    酸素を含む第１のプラズマを利用することにより、前記パターニングされた層のパターンを前記ルテニウムハードマスク層にエッチングして、パターニングされたルテニウムハードマスク層を形成することと、
    前記パターニングされたルテニウムハードマスク層を前記ターゲットエッチング層のエッチングのためのマスキング層として利用して、前記ターゲットエッチング層をエッチングすることと、
    前記ターゲットエッチング層をエッチングした後、酸素を含む第２のプラズマを利用して、前記パターニングされたルテニウムハードマスク層を除去することと、を含む方法。
  14. 前記パターニングされた層はフォトレジスト層である、請求項１３に記載の方法。
  15. 前記フォトレジスト層と前記ルテニウムハードマスク層との間に反射防止層を設ける工程を更に含む、請求項１４に記載の方法。
  16. 前記基板は半導体基板である、請求項１５に記載の方法。
  17. 前記ターゲットエッチング層は、バックエンドオブライン処理層又はフロントエンドオブライン処理層である、請求項１６に記載の方法。
  18. 前記ルテニウムハードマスク層は、２０ｎｍ以下の厚さである、請求項１３に記載の方法。
  19. 前記ルテニウムハードマスク層は、１５ｎｍ以下の厚さである、請求項１８に記載の方法。
  20. 前記パターニングされた層はフォトレジスト層であり、前記フォトレジスト層と前記ハードマスク層との間に反射防止層を設ける工程を更に含む、請求項１９に記載の方法。
  21. 前記ルテニウムハードマスク層は、ルテニウム、ルテニウムと炭素、又はルテニウムとリンを含む、請求項１３に記載の方法。
JP2021506934A 2018-08-10 2019-08-05 ルテニウムハードマスクプロセス Active JP7357846B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201862717089P 2018-08-10 2018-08-10
US62/717,089 2018-08-10
US201862736529P 2018-09-26 2018-09-26
US62/736,529 2018-09-26
US16/407,272 US11183398B2 (en) 2018-08-10 2019-05-09 Ruthenium hard mask process
US16/407,272 2019-05-09
PCT/US2019/045105 WO2020033309A1 (en) 2018-08-10 2019-08-05 Ruthenium hard mask process

Publications (2)

Publication Number Publication Date
JP2021534575A true JP2021534575A (ja) 2021-12-09
JP7357846B2 JP7357846B2 (ja) 2023-10-10

Family

ID=69406296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021506934A Active JP7357846B2 (ja) 2018-08-10 2019-08-05 ルテニウムハードマスクプロセス

Country Status (6)

Country Link
US (1) US11183398B2 (ja)
JP (1) JP7357846B2 (ja)
KR (1) KR20210031491A (ja)
CN (1) CN112385015A (ja)
TW (1) TWI821356B (ja)
WO (1) WO2020033309A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384188A1 (en) * 2021-05-25 2022-12-01 Applied Materials, Inc. Metal-doped carbon hardmasks
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2658966B2 (ja) 1995-04-20 1997-09-30 日本電気株式会社 フォトマスク及びその製造方法
US6277760B1 (en) * 1998-06-26 2001-08-21 Lg Electronics Inc. Method for fabricating ferroelectric capacitor
KR20000038807A (ko) * 1998-12-09 2000-07-05 윤종용 반도체소자의 루테늄 전극 형성방법
JP2001028442A (ja) 1999-05-12 2001-01-30 Matsushita Electric Ind Co Ltd 薄膜デバイス及び薄膜デバイスの製造方法
JP3658269B2 (ja) 2000-03-29 2005-06-08 株式会社ルネサステクノロジ 固体表面及び半導体製造装置の処理方法並びにそれを用いた半導体装置の製造方法
JP3822804B2 (ja) 2001-06-18 2006-09-20 株式会社日立製作所 半導体装置の製造方法
JP2003059905A (ja) * 2001-07-31 2003-02-28 Applied Materials Inc エッチング方法、キャパシタの製造方法、および半導体装置
JP2004172311A (ja) 2002-11-19 2004-06-17 Renesas Technology Corp 半導体装置の製造方法
JP2004179226A (ja) * 2002-11-25 2004-06-24 Renesas Technology Corp 半導体装置の製造方法
KR100454255B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 하드마스크를 이용한 캐패시터의 제조 방법
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
KR100725451B1 (ko) 2005-06-07 2007-06-07 삼성전자주식회사 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
JP5130652B2 (ja) 2006-05-15 2013-01-30 富士通株式会社 金属膜のエッチング方法及び半導体装置の製造方法
CN100517576C (zh) * 2006-09-30 2009-07-22 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
KR20090022809A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
WO2009096328A1 (ja) * 2008-01-29 2009-08-06 Ulvac, Inc. 磁気デバイスの製造方法
US8357617B2 (en) * 2008-08-22 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a metal gate of semiconductor device
CN102122112A (zh) * 2010-01-11 2011-07-13 联华电子股份有限公司 形成图案的方法
US20110312148A1 (en) * 2010-06-18 2011-12-22 Applied Materials, Inc. Chemical vapor deposition of ruthenium films containing oxygen or carbon
US8568602B2 (en) * 2011-01-19 2013-10-29 HGST Netherlands B.V. Method of manufacturing a magnetic read sensor having a low resistance cap structure
US8796150B2 (en) 2011-01-24 2014-08-05 International Business Machines Corporation Bilayer trench first hardmask structure and process for reduced defectivity
SG193093A1 (en) * 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
US8673765B2 (en) 2012-06-01 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for back end of line semiconductor device processing
CN104752355B (zh) * 2013-12-31 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
KR102413039B1 (ko) * 2016-02-29 2022-06-23 도쿄엘렉트론가부시키가이샤 선택적 SiARC 제거
JP2018010080A (ja) 2016-07-12 2018-01-18 凸版印刷株式会社 位相シフト型フォトマスクブランク

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173360A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP7357846B2 (ja) 2023-10-10
TW202025238A (zh) 2020-07-01
CN112385015A (zh) 2021-02-19
US20200051833A1 (en) 2020-02-13
WO2020033309A1 (en) 2020-02-13
KR20210031491A (ko) 2021-03-19
TWI821356B (zh) 2023-11-11
US11183398B2 (en) 2021-11-23

Similar Documents

Publication Publication Date Title
JP7357846B2 (ja) ルテニウムハードマスクプロセス
US7838432B2 (en) Etch process with controlled critical dimension shrink
JP2008263186A (ja) フォトレジストに対して高選択性を有するハロゲンフリーのアモルファスカーボンマスクエッチング
US11437238B2 (en) Patterning scheme to improve EUV resist and hard mask selectivity
US8293460B2 (en) Double exposure patterning with carbonaceous hardmask
US20180138078A1 (en) Method for Regulating Hardmask Over-Etch for Multi-Patterning Processes
TW200532800A (en) Method for fabricating a hard mask polysilicon gate
TWI777063B (zh) 設計成使線寬粗糙度及線邊緣粗糙度最小化的臨界尺寸修整方法
JP3828101B2 (ja) 基板上に設けられたｔｅｒａ層から炭素を除去する方法
JP4034115B2 (ja) 半導体装置の製造方法
US20070161255A1 (en) Method for etching with hardmask
JP2005302897A (ja) ハードエッチングマスクの除去方法および半導体装置の製造方法
US7361604B2 (en) Method for reducing dimensions between patterns on a hardmask
TW201937543A (zh) 多重圖案化基板之技術
US11372332B2 (en) Plasma treatment method to improve photo resist roughness and remove photo resist scum
US20060084276A1 (en) Methods for surface treatment and structure formed therefrom
JP2005303055A (ja) エッチング方法
TW511151B (en) Dry development having bilayer resist
TWI323295B (en) Method for etching metal
KR20100036985A (ko) 반도체 장치를 제조하기 위한 방법
JP2004228376A (ja) 集積回路を製造するパターン化方法
TW200822176A (en) Patterning method
JP2006032722A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230411

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20230830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230830

R150 Certificate of patent or registration of utility model

Ref document number: 7357846

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150