JP2008263186A - フォトレジストに対して高選択性を有するハロゲンフリーのアモルファスカーボンマスクエッチング - Google Patents

フォトレジストに対して高選択性を有するハロゲンフリーのアモルファスカーボンマスクエッチング Download PDF

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Abstract

【課題】本発明の一実施形態において、ハロゲンフリーのプラズマエッチングプロセスを用いて、アモルファスカーボン層を含む多層マスキングスタックにフィーチャーを画定する。
【解決手段】特定の実施形態において、酸素（Ｏ２）、窒素（Ｎ２）及び一酸化炭素（ＣＯ）を利用して、アモルファスカーボン層をエッチングし、ラインエッジ粗さ値の減じた基板フィルムにサブ１００ｎｍのフィーチャーを製造できるマスクを形成する。他の実施形態において、本発明は、ハロゲンフリーのアモルファスカーボンエッチングの前に、Ｏ２プラズマ前処理を用いて、パターン化フォトレジスト層に酸化ケイ素領域を形成して、未酸化ケイ素を含有するパターン化フォトレジスト層に対するアモルファスカーボンエッチングの選択性を増大する。
【選択図】図１

Description

背景
１．分野
本発明は、エレクトロニクス製造工業に係り、特に、多層マスキングスタックにフィーチャーをエッチングするプロセスに関する。
２．関連技術の説明
デバイスパターンのフィーチャーサイズが１００ｎｍより小さくなるにつれて、フィーチャーの限界寸法（ＣＤ）要件は、安定した再現可能なデバイス性能にとって、より重要な基準となってきている。フォトレジストフィルムは、ある光学透明性で良好な解像度のために薄くしなければならず、十分な耐エッチング性を、ハードマスクなしで得るのはますます困難になってきている。フィーチャーの側壁のストライエーションは、ＣＤ変動の主たる原因の１つである。通常、ストライエーションは、マスクの側壁で始まり、エッチングし、フィーチャーを形成するにつれて、基板へと下方に広がっていく。ストライエーションは、フォトリソグラフィープロセスとエッチングプロセスの両方の結果である。現像中の酸の拡散により生じる初期のラインエッジ粗さ（ＬＥＲ）は、エッチング中に悪化する可能性がある。ストライエーションは、典型的には、フィーチャーを逆さまにして行うＬＥＲ測定により定量化される。更に、機械的な柔軟性、粗さ、現像された通りの側壁、１９３ｎｍのＡｒＦフォトレジスト（ＰＲ）の厚さの減少が、組み合わさって、サブ１００ｎｍのフィーチャーをストライエーションを招くことなくエッチングするのを難しくさせている。
小さなＬＥＲ値については、より耐エッチング性及び／又は厚いマスク材料を用いるか、エッチングプロセスの選択性を改善する必要がある。前者の選択だと、製造工程の数が増え、その結果、ウェハ当たりのコストが高くなり、複雑な一体化の問題となる。しかしながら、後者の選択だと、典型的に、いくつかのエッチングプロセスの制限、例えば、厳しいローディング効果や、ＣＤコントロールに悪影響を及ぼす不規則なポリマー堆積によるＬＥＲの増加等を示す。
概要
本発明の一実施形態において、ハロゲンフリーのプラズマエッチングプロセスを用いて、アモルファスカーボン層を含む多層マスキングスタックにフィーチャーを画定する。特定の実施形態において、酸素（Ｏ２）、窒素（Ｎ２）及び一酸化炭素（ＣＯ）を利用して、アモルファスカーボン層をエッチングし、ラインエッジ粗さ値の減じた基板フィルムにサブ１００ｎｍのフィーチャーを製造できるマスクを形成する。他の実施形態において、本発明は、ハロゲンフリーのアモルファスカーボンエッチングの前に、Ｏ２プラズマ前処理を用いて、パターン化フォトレジスト層に酸化ケイ素領域を形成して、未酸化ケイ素を含有するパターン化フォトレジスト層に対するアモルファスカーボンエッチングの選択性を増大する。更なる実施形態において、Ｏ２プラズマ前処理はまた、アモルファスカーボン層上に形成された有機反射防止コーティングをパターン化して、低ラインエッジ粗さ値を有する誘電体フィルム中にサブ１００ｎｍのフィーチャーをエッチングするための多層マスクを形成する。
詳細な説明
様々な実施形態において、新規な基板処理方法を、図面を参照して説明する。しかしながら、様々な実施形態は、これらの具体的な詳細のうち１つ以上がなくても、又は、他の公知の方法、材料及び装置と組み合わせて実施してもよい。以下の詳細な説明では、数多くの具体的な詳細、例えば、具体的な材料、寸法及びプロセスパラメータ等が規定されていて、本発明が完全に理解される。他の例では、周知の半導体プロセス及び製造技術は、本発明を不必要に曖昧にしないようにするため、詳細には記載しなかった。本明細書全体にわたって、「実施形態」とは、実施形態に関連して記載された特定の構成、構造、材料又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。このように、本明細書全体の様々な場所において現れる「一実施形態において」という言い回しは、本発明の同じ実施形態を必ずしも指すものではない。更に、特定の構成、構造、材料又は特性は、１つ以上の実施形態において好適なやり方で組み合わせてよい。
図１に、本発明の一実施形態により、フィーチャーをエッチングする方法１００のフローチャートを示す。方法１００は、製造プロセス中、基板上で実施される。図２Ａ〜２Ｆに、図１に示した方法の実施形態により製造されたフィーチャーを有する基板の断面図を示す。図３に、本発明の実施形態で用いるプラズマエッチングシステム３００を示す。
図１の方法１００は、サポート２１０上の基板フィルム２２０（図２Ａ）で始まる。一実施形態において、サポート２１０は、半導体ウェハであり、例えば、これらに限られるものではないが、ケイ素、ゲルマニウム又は一般的に知られているＩＩＩ−Ｖ化合物半導体材料である。他の実施形態において、サポート２１０は、ガラス又はサファイヤ材料である。基板フィルム２２０は、通常、誘電体層を含む。一実施形態において、誘電体層は、窒化物フィルムであり、他の実施形態においては、誘電体層は、ケイ素の酸化物である。しかしながら、基板フィルム２２０は、業界で一般的に知られている様々なその他の材料の多層、例えば、これらに限られるものではないが、ケイ素の酸化物、低−ｋ材料及び金属を含んでいてもよいものと考えられる。
一実施形態において、操作１０５で、アモルファスカーボン層２２５を、基板層２２０上に形成する。アモルファスカーボン材料は、米国カリフォルニア州のアプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．，ＣＡ，Ｕ．Ｓ．Ａ．）よりアドバンスドパターニングフィルム（Ａｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ Ｆｉｌｍ）（商標名）（ＡＰＦ）という商品名で入手できる。アモルファスカーボン層２２５は、多層マスクの第１の層を形成する。アモルファスカーボン層２２５は、感光性でなく、その代わりに、プラズマエッチングにより画定されると、信頼性良く、上を覆う感光性層のパターンを複製する。アモルファスカーボンフィルム２２５は、従来のハードマスク（ケイ素の窒化物又は酸化物を用いる）のように、マスクに厚さを追加する一方で、有利である。アモルファスカーボンフィルム２２５は、感光層、例えば、Ｏ２プラズマアッシュを除去するのに用いるのと同じ方法により容易に除去することができるためである。このように、追加のマスク除去操作が必要ないため、従来のハードマスクプロセスに比べ、プロセスがあまり複雑でなくなる。一実施形態において、アモルファスカーボン層は、ＰＥＣＶＤプロセスを用いて、１００Å〜３０００Åの厚さまで形成された無機カーボン材料である。特定の実施形態において、層２２５の厚さは、約２０００Åで、全体のマスク厚さを画定するのにフォトリソグラフィープロセスを必要とせずに、基板フィルム２２０上のマスクの全厚を増やす。アモルファスカーボン層はまた、窒素又はその他添加剤を含んでいてもよい。更に、アモルファスカーボン層は、典型的にＳｉＯＮで作成された無機反射防止コーティング（ＡＲＣ）層（図示せず）によりキャッピングしてもよい。
図２Ｂに、フォトリソグラフィー操作１１０（図１）後の多層マスク２５０を示す。一実施形態において、操作１１０中、下部反射防止コーティング（ＢＡＲＣ）２３０を適用する。ＢＡＲＣ２３０を用いて、感光層のパターニング中、光の反射を減じる。ＢＡＲＣ２３０はまた、薄いケイ素フォトレジストコーティングにも有用である。ＢＡＲＣ２３０は、マスキングフィルムの厚さを増やして、基板フィルム２２０のエッチング中の耐エッチング性を改善するからである。ＢＡＲＣ２３０は、典型的に、有機材料、例えば、これらに限られるものではないが、ポリアミド及びポリスルホンである。通常、ＢＡＲＣ２３０の最低厚さは、露光に用いる光を消光するのに必要なものである。１９３ｎｍの適用については、この厚さは、様々な一般的に知られた有機ＢＡＲＣ処方について、約４００Åである。通常、アモルファスカーボン層２２５の上にＢＡＲＣ２３０とＡＲＣ層（図示せず）との両方を与える必要はないが、そのようにしてもよい。
操作中１１０、感光層（フォトレジスト）を、一般的に知られた技術を用いてコート、露光及び現像して、アモルファスカーボン層２２５上にパターン化されたフォトレジスト２４０を形成する。一実施形態において（図示せず）、ＢＡＲＣ２３０は用いず、パターン化されたフォトレジスト２４０をアモルファスカーボン層２２５（又は無機ＡＲＣ）にコートする。他の実施形態において、図２Ｂに示す通り、パターン化されたフォトレジスト２４０は、ＢＡＲＣ２３０により、アモルファスカーボン層２２５から分離されている。パターン化されたフォトレジスト２４０及びＢＡＲＣ２３０が、「二層」レジストと一般的に呼ばれるものを形成する。一実施形態において、パターン化されたフォトレジスト２４０は、１００ｎｍ未満の限界寸法を有するフィーチャーを形成する。具体的な実施形態において、パターン化されたフォトレジスト２４０は、約７０ｎｍ〜８０ｎｍの限界寸法を有するフィーチャーを形成する。
一実施形態において、パターン化されたフォトレジスト２４０は、２０００Å〜６０００Åの厚さの従来のアクリレート組成物である。変形実施形態において、パターン化されたフォトレジスト２４０は、シロキサン及びシルセスキオキサン（ＳＳＱ）系である。特定の実施形態において、パターン化されたフォトレジスト２４０は、日本、九州のＪＳＲマイクロ九州株式会社（ＪＳＲ Ｍｉｃｒｏ Ｋｙｕｓｈｕ Ｃｏ．，Ｌｔｄ．Ｋｙｕｓｈｕ，Ｊａｐａｎ）より入手可能なＪＳＲ ＥＢＸ（商標名）シリーズのような約１５％（原子）ケイ素を含有している。他のケイ素フォトレジストは、米国、ロードアイランド州の富士フィルムエレクトロニックマテリアルズＵ．Ｓ．Ａ．社（ＦＵＪＩＦＩＬＭ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｕ．Ｓ．Ａ．Ｉｎｃ．ＲＩ，Ｕ．Ｓ．Ａ．）より入手可能な富士フィルム（ＦｕｊｉＦｉｌｍ）ＴＩＳ−２０００（商標名）である。更なる実施形態において、ケイ素を含有するパターン化されたフォトレジスト２４０の厚さは１０００Å〜２０００Åである。
このように、図１の操作１１０の完了時、パターン化されたフォトレジスト２４０の層をパターン化されていないアモルファスカーボン層２２５上に含む多層マスクスタックが、基板フィルム２２０上に形成される。更なる実施形態において、図２Ｂに示す通り、多層マスクスタック２５０は、パターン化されていないアモルファスカーボン層２２５からパターン化されたフォトレジスト２４０の層を分離するパターン化されていない有機ＢＡＲＣ２３０を含む。
操作１２０で、本発明の特定の実施形態は、パターン化されたフォトレジスト２４０のプラズマ前処理を含んでおり、アモルファスカーボン層２２５を画定する前に、パターン化されたフォトレジスト２４０に含まれるケイ素の一部を酸化又は窒化する。図２Ｃに示す通り、フォトレジストケイ素部分の酸化又は窒化により、パターン化されたフォトレジスト２４０に変性フォトレジスト２４５を形成する。変性フォトレジスト２４５は、アモルファスカーボン層２２５の後のエッチング中、未処理のパターン化フォトレジスト２４０よりもエッチングレートが遅い。この方法の詳細は後述する。この遅いエッチングレートによって、アモルファスカーボン層２２５及び最終的に基板フィルム２２０のラインエッジ粗さが減少する。変性フォトレジスト２４５の遅いエッチングレートによって、アモルファスカーボン層２２５の後のエッチングの選択性（Ｓ）が増大する。選択性（Ｓ）は、マスキングフィルムのエッチングレートに対するエッチングされるフィルムのエッチングレートの比率として定義される。特定の実施形態において、詳細は後述するが、変性フォトレジスト２４５に対するアモルファスカーボンエッチングの選択性（Ｓ）は、１０：１〜１００：１である。この高い選択性（Ｓ）によって、多層マスク２５０中のアモルファスカーボン層２２５が厚くなって、基板フィルム２２０の主エッチングにおける制約が緩和され、側壁の平滑度が改善される。
一実施形態において、変性フォトレジスト２４５は、パターン化されたフォトレジスト２４０におけるケイ素のプラズマ酸化により形成される。Ｓｉ−Ｏボンドを形成するためのケイ素部分の酸化は、フォトレジストにおける有機部分の酸化と競合する機構である。有機種の酸化を好む条件では、有益な変性フォトレジスト２４５が形成されず、典型的なフォトレジストトリミングプロセスのように、パターン化フォトレジスト２４０の限界寸法が収縮してしまう。フォトレジストにおけるケイ素種の酸化を好む条件下では、パターン化されたフォトレジスト２４０の限界寸法が僅かながら減じ、変性フォトレジスト２４５が厚くなる。この後者の条件では、ライン限界寸法（ＣＤ）が許容できない喪失となることなく、後のアモルファスカーボン層２２５のエッチング選択性（Ｓ）が改善される。
一実施形態において、１分当たり約４０〜５０標準立方センチメートル（ｓｃｃｍ）を超えるＯ２フローを用いると、この閾値より低いフローレートで生じるよりも、パターン化フォトレジスト２４０におけるＣＤの喪失が少ない。４０〜５０ｓｃｃｍを超えるＯ２フローの実施形態だと、比較的一定量のＣＤ喪失を示す。一実施形態においては、Ｎ２やＣＯ等の添加剤をＯ２プラズマに導入しない。非酸化添加剤は、変性フォトレジスト２４５の形成を妨げるからであり、アモルファスカーボン層２２５の後のエッチングの、パターン化フォトレジスト２４０に対する選択性が低くなる。Ｎ２やＣＯ添加剤は、プラズマの酸化化学反応を弱め、イオン衝突を増やして、変性フォトレジスト２４５をスパッタし、パターン化フォトレジスト２４０の隅部を面取りする傾向があるものと考えられる。
更なる実施形態においては、２００Ｗを超えるソース電力を用いる。２００Ｗ閾値未満のソース電力では、パターン化フォトレジスト２４０のケイ素を酸化して、変性フォトレジスト２４５を形成するには不十分である。従って、この閾値を超えるソース電力だと、選択性（Ｓ）が大幅に改善される。更なる実施形態において、５０Ｗ〜２００Ｗのバイアス電力を用いる。バイアス電力が大きいと、パターン化フォトレジスト２４０の酸化量も増大するが、パターン化フォトレジスト２４０の限界寸法（ＣＤ）の喪失が増大し、不利である。
このように、ある実施形態においては、基板を−１０℃〜２０℃まで冷やしながら、１０〜２００ｍＴｏｒｒに維持した２００ｍｍチャンバにおいて、５０Ｗ〜２００Ｗのバイアス電力及び２５０Ｗ〜５００Ｗのソース電力で電圧印加した４０〜５００ｓｃｃｍのＯ２を導入することにより、酸素プラズマ前処理を実施する。変形実施形態において、アンモニア（ＮＨ３）や窒素酸化物等、窒素プラズマ前処理を用いて、パターン化フォトレジスト２４０に窒化領域を形成して、ケイ素含有フォトレジストにＳｉ−Ｎボンドを形成する。
本発明の一実施形態において、ＢＡＲＣ２３０をプラズマエッチングして、操作１２５で、多層マスク２５０を更に画定する。一実施形態において、ＢＡＲＣ２３０を、ガス、例えば、これに限られるものではないがＣＦ４を含む従来のハロゲン系化学反応によりエッチングする。ハロゲン系化学反応により、通常、現像した層に対して、かなり高いエッチングレートが達成され、４：１を超える有機ＢＡＲＣに対するエッチング選択性が得られる。他の実施形態において、ＢＡＲＣ２３０のハロゲンフリーのプラズマエッチングを用いる。比較的薄いＢＡＲＣ層（約４００Å）を用いる実施形態については、有機ＢＡＲＣのハロゲンフリーのプラズマエッチングが有利である。後述する通り、本発明のハロゲンフリーのＢＡＲＣエッチングの実施形態を、上述したプラズマ前処理１２０と同時に実施することができるからである。ハロゲンフリーの一実施形態において、ＢＡＲＣ２３０は、Ｏ２プラズマによりエッチングする。更なる実施形態において、Ｏ２プラズマは、７５Ｗ〜１５０Ｗのバイアス電力、２００Ｗ〜３００Ｗのソース電力により電圧印加される。バイアス電力は、パターン化フォトレジスト２４０（前処理したもの、又はしないもの）に対して、ＢＡＲＣ２３０のエッチングレートを増大し、３００Ｗを超えるソース電力は、ＢＡＲＣ層の側部のエッチングレートを増大する。この結果、パターン化フォトレジスト２４０下のアンダーカットが増大する。しかしながら、薄いＢＡＲＣ層については、大量のＢＡＲＣアンダーカットは許容できる。後述する後のアモルファスカーボンエッチングは、比較的異方性で、アモルファスカーボン層２２５の側壁は、パターン化フォトレジスト２４０の張り出した側壁に従うためである。このように、アモルファスカーボン層２２５のラインエッジ粗さ（ＬＥＲ）も限界寸法制御も、約４００ÅのＢＡＲＣ２３０をアンダーカットすることによる悪影響は受けない。従って、一実施形態において、５〜２５ｍＴｏｒｒの２００ｍｍチャンバにおいて、７５Ｗ〜１５０Ｗのバイアス電力及び２００Ｗ〜３００Ｗのソース電力で電圧印加された１分当たり２５〜７５標準立法センチメートル（ｓｃｃｍ）のＯ２を導入することにより、ＢＡＲＣ２３０はエッチングされる。基板は、−１０℃〜１５℃まで冷やす。この操作の時間は、ＢＡＲＣ２３０の厚さに応じて異なるが、一実施形態においては、４００ÅのＢＡＲＣ層は１５秒未満で除去される。
更に他の実施形態において、ＢＡＲＣ層アンダーカットは、Ｎ２とＣＯ添加剤の両方をＯ２プラズマに導入することにより、略排除することができる。ＣＯと共にＮ２を導入すると、Ｏ２対Ｎ２対ＣＯの比が略１：１：１の時は、ＢＡＲＣ２３０の側壁が良好に保護される。このように、５００Åより大幅に厚いＢＡＲＣ２３０の実施形態においては、５〜２５ｍＴｏｒｒの２００ｍｍチャンバにおいて、７５Ｗ〜１５０Ｗのバイアス電力及び２００Ｗ〜３００Ｗのソース電力で電圧印加された２５〜７５ｓｃｃｍのＯ２を、２５〜７５ｓｃｃｍのＮ２と２５〜１００ｓｃｃｍのＣＯと共に、１：１：１〜１：１：３のＯ２：Ｎ２：ＣＯガス比で導入することによりアンダーカットが防止される。更に、変形実施形態において、本明細書に詳細を説明したＮ２源は、これらに限られるものではないが、窒素酸化物（ＮＯ、Ｎ２Ｏ等）又はアンモニア（ＮＨ３）等の他の窒素源に代えてもよいことを記しておく。
ＢＡＲＣ２３０と、ケイ素を含有するパターン化フォトレジスト２４０との両方を用いる本発明の更なる実施形態において、現像した層のプラズマ前処理は、有機ＢＡＲＣエッチングと同時に実施される。本実施形態において、単一のプラズマ露光を、操作１２０及び１２５と組み合わせて、図２Ｃに示す構造を作成する。パターン化フォトレジスト２４０におけるケイ素の酸化は、上述した通り、Ｎ２及びＣＯ添加剤により妨げられるため、これらの添加剤のないＯ２ ＢＡＲＣエッチングが有利である。上述した通り、ＢＡＲＣ２３０が、約５００Åよりも大幅に厚くない限りは、ＢＡＲＣ２３０のアンダーカットは許容できる。非ゼロバイアス電力は、ＢＡＲＣ２３０のパターン化フォトレジスト２４０に対するエッチング選択性を増大し、且つ、パターン化フォトレジスト２４０におけるケイ素の酸化も増大する。ケイ素フォトレジストを酸化するのと同時にＢＡＲＣ２３０をエッチングするのに好適な一実施形態では、２００ｍｍの基板を−１０℃〜１５℃に制御しながら、２５ｍＴｏｒｒで約１５秒間、１００Ｗのバイアス電力及び２５０Ｗのソース電力で電圧印加する。変性フォトレジスト２４５をパターン化フォトレジスト２４０上に形成し、且つ約４００Ａの厚さの有機ＢＡＲＣ層を除去するには、１５秒の露光で十分である。
本発明の一実施形態において、操作１３０で、アモルファスカーボン層２２５をエッチングして、多層マスク２５０の画定を完了する。特定の実施形態においては、エッチングには、酸素（Ｏ２）、窒素（Ｎ２）及び一酸化炭素（ＣＯ）を含むハロゲンフリーの化学反応を用いて、図２Ｄに示すような多層マスクを画定する。ハロゲンフリーの化学反応は、パターン化フォトレジスト２４０に良好な選択性（Ｓ）を有しており、断面を良好に制御しながら、アモルファスカーボンフィルム２２５に平滑な側壁を与えることができる。希薄な化学反応によって、ポリマー堆積と、フィーチャー側壁への不均一なポリマー堆積により生じ得るＬＥＲとが減じる。これによってまた、チャンバを清浄にする頻度を減らすことができ、装置の生産性が上がる。エッチングチャンバが、多層マスクのフィーチャーのエッチング専用である特定の実施形態においては、エッチングシステムにおいて典型的な望ましくない「チャンバ履歴」の影響を生じる恐れのあるチャンバ壁にフッ素化ポリマーを形成せずに、図１の操作１２０、１２５及び１３０を実施することができる。アモルファスカーボン層のエッチングレートは、Ｏ２及びＮ２フローの増大と共に大幅に増大する。しかしながら、ＢＡＲＣ層について上述した通り、パターン化フォトレジスト２４０の選択性は、酸化層２４５があっても、Ｎ２フローが増大すると減少する。ただし、アモルファスカーボン層２２５のエッチング断面は、より異方性となり、ラインＣＤ喪失は、Ｎ２の添加と共に減少する。ＣＯを用いる実施形態だと、フォトレジスト選択性とアモルファスカーボン層２２５の線幅の喪失の間のこの相殺がなくなる。ＣＯ添加は、アモルファスカーボン層におけるラインＣＤ喪失を、Ｎ２よりも遥かに良好に阻止する。従って、パターン化フォトレジスト２４０の選択性は、アモルファスカーボン層２２５におけるある量のラインＣＤ喪失について改善することができる。しかしながら、ＣＯによるアモルファスカーボン層２２５のエッチングは、Ｎ２よりも緩慢である。従って、Ｏ２、Ｎ２及びＣＯの混合物を用いる実施形態が有利である。
Ｏ２：Ｎ２：ＣＯの比は、アモルファスカーボン層２２５の断面に影響する。例えば、一実施形態において、１：１：１のガス比だと、１４００Åの厚さのパターン化フォトレジスト２４０が、リソグラフィー露光時に７０ｎｍのＣＤを有していると、２０００Åのアモルファスカーボン層２２５に略垂直な側壁があってエッチングストライエーションのない６３ｎｍの線幅が提供される。Ｏ２：ＣＯ比を１：１より大きくして、アモルファスカーボンラインのＣＤを狭めることができる。一実施形態において、１：１：１のＯ２：Ｎ２：ＣＯの第１のエッチングを用いて、アモルファスカーボン層２２５を除去した後、１：１：０．５のＯ２：Ｎ２：ＣＯ比を用いる第２のエッチングにより、アモルファスカーボン層２２５をトリミングして、多層マスクにおいて略垂直な側壁を保持しつつ、線幅を減少させる。本発明の実施形態において、Ｏ２、Ｎ２及びＣＯ混合物の合計ガスフローは、１０ｍＴｏｒｒ〜２００ｍＴｏｒｒの間のプロセス圧力で、約７５ｓｃｃｍ〜２００ｓｃｃｍの間である。ここでも、Ｏ２、Ｎ２、ＣＯ化学反応の挙動のこの詳細な説明は、これらに限られるものではないが、窒素酸化物（ＮＯ、Ｎ２Ｏ等）又はアンモニア（ＮＨ３）等の他の窒素源を用いる変形実施形態に適用可能であるものと考えられる。
本発明の実施形態において、アモルファスカーボン層２２５は、２００ｍｍ基板について、１５０Ｗ〜３００Ｗのバイアス電力及び０Ｗ〜２００Ｗのソース電力により電圧印加された、Ｏ２、Ｎ２及びＣＯを含むプラズマによりエッチングされる。ソース電力の量は、導入されたＣＯの量に応じて異なる。ソース電力の量を増大すると、ＣＯを導入する時のアモルファスカーボン層２２５のエッチングレートの減少と相殺することができる。しかしながら、２００Ｗ未満のソース電力による実施形態が有利である。Ｎ２とＣＯ添加剤のスパッタリング効果のために、ソース電力の増大によって、パターン化フォトレジスト２４０（ケイ素を含有していても）が腐食される傾向があるためである。低ソース電力の実施形態においては、ＣＯの量を制限すると、相当のアモルファスカーボンエッチングレートが維持される。特定の実施形態において、２００ｍｍ基板を５℃〜２０℃の間に保持しながら、２５ｍＴｏｒｒで、１５０Ｗのバイアス電力及び０Ｗのソース電力により電圧印加して、１：１：１〜１：１：３の比率で２５〜１００ｓｃｃｍのＯ２、２５〜１００ｓｃｃｍのＮ２及び２５〜１００ｓｃｃｍのＣＯを導入することにより、アモルファスカーボン層２２５はエッチングされる。
本発明のハロゲンフリーのアモルファスカーボン層のエッチング化学反応により、従来のパターン化フォトレジスト２４０に、３．１を超えるかなり高い選択性が得られる。アモルファスカーボン層エッチングのＯ２、Ｎ２、ＣＯ化学反応は、一実施形態においては、高電圧源でＯ２プラズマ中に最初に形成された変性フォトレジスト２４５が保持され有利である。操作１２０で、第１の高電圧源により、フォトレジスト中のケイ素を酸化することにより形成された変性フォトレジスト２４５は、操作１３０で、低電圧源により電圧印加されたＯ２、Ｎ２、ＣＯ化学反応に耐えることができる。このように、パターン化フォトレジスト２４０の前処理と、Ｏ２、Ｎ２、ＣＯを利用するアモルファスカーボンエッチングの両方を用いる実施形態は、アモルファスカーボン層２２５に有利な１０：１〜１００：１という非常に高いエッチング選択性（Ｓ）を有する。
図１の操作１４０で、本発明の実施形態により画定された多層マスクを用いて、主エッチングを実施する。主エッチングは、多層マスクを用いて、図２Ｅに示すように、基板フィルム２２０へフィーチャーを信頼性良く転写する。フィルムに応じて、様々な公知のエッチング技術及び化学反応、例えば、これに限られるものではないが、窒化物又は酸化物フィルムのフッ素系プラズマエッチングを主エッチングで用いてよい。一実施形態において、基板フィルムは、多層マスクを用いて、８０ｎｍ下のフィーチャーにより画定される。Ｏ２、Ｎ２、ＣＯ化学反応により形成されたアモルファスカーボン層２２５の平滑な側壁によって、基板フィルム２２０の、ライン幅粗さ（ＬＥＲ）の減じたエッチングが可能となり、高信頼性でサブ８０ｎｍのフィーチャーを得ることができる。
最終的に、操作１５０で、アッシュ又はストリッピングプロセスを用いて、多層マスクの各層を除去し、図１の方法１００を終了する。一実施形態において、イン・サイチュのアッシュプロセスを、操作１２０、１２５、１３０及び１４０で利用した同じエッチングチャンバで実施する。更なる実施形態において、Ｏ２の高フローに、少なくとも３００Ｗのソース電力で電圧印加する。バイアス電力は１５０Ｗ未満である。高ソース電力は、ケイ素を含有していても、パターン化フォトレジスト２４０、ＢＡＲＣ及びアモルファスカーボン層２３０、２２５を侵食する。イン・サイチュのアッシュでまた、チャンバを整えて、後の基板で方法１００を繰り返す。
一実施形態において、方法１００のプラズマエッチングプロセスは、磁気強化反応性イオンエッチャー（ＭＥＲＩＥ）エッチングチャンバ、例えば、米国、カリフォルニア州のアプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，ＣＡ，ＵＳＡ）製ＭｘＰ（商標名）、ＭｘＰ＋（商標名）、Ｓｕｐｅｒ−Ｅ（商標名）又はＥ−ＭＡＸ（商標名）チャンバ等で実施される。業界に知られた高性能エッチングチャンバの他のタイプ、例えば、マイクロ波又は電子サイクロトロン共鳴（ＥＣＲ）技術を用いてプラズマが形成されるチャンバも用いてよい。例示の二重周波数ＭＥＲＩＥシステム３００の断面図を図３に示す。システム３００は、接地されたチャンバ３０５を含む。一例のシステムにおいて、チャンバ３０５は、約２５リットルの体積を有する。基板３１０は、開口部３１５を通してロードされ、温度制御されたカソード３２０へクランプされる。プロセスガスは、ガス源３４６、３４７及び３４８から、各マスフローコントローラ３４９を通って、チャンバ３０５内部へ供給される。チャンバ３０５は、ターボ分子ポンプを含む高容量真空ポンプスタック３５５に接続された排気バルブ３５０を介して、５ｍＴｏｒｒ〜５００ｍＴｏｒｒまで排気される。
ＲＦ電力を印加すると、チャンバ処理領域３６０にプラズマが形成される。磁気コイル３４０が、チャンバ３０５を囲んでいて、０Ｇ〜１００Ｇの回転磁場を与えて、プラズマの密度を制御する。バイアスＲＦ生成器３２５が、カソード３２０に結合している。バイアスＲＦ生成器３２５は、バイアス電力を与えて、プラズマに電圧を印加する。バイアスＲＦ生成器３２５は、典型的には、約４ＭＨｚ〜６０ＭＨｚの周波数を有し、特定の実施形態においては、１３．５６ＭＨｚである。ソースＲＦ発生器３３０が、カソード３２０に対して陽極であるプラズマ生成要素３３５に結合されていて、ソース電力を提供して、プラズマに電圧を印加する。ソースＲＦ生成器３３０は、典型的には、バイアスＲＦ生成器３２５より高い周波数、例えば、４０〜１８０ＭＨｚを有しており、特定の実施形態においては、６０ＭＨｚである。バイアス電力は、基板３１０のバイアス電圧に影響して、基板３１０のイオン衝突を制御する。一方、ソース電力は、基板３１０のバイアスからは比較的独立して、プラズマ密度に影響する。プラズマが生成されるあるセットの入力ガスのエッチング性能は、プラズマ密度及びウェハバイアスによって大幅に異なるため、プラズマに電圧を印加する電力の量とソースの両方が重要である。基板の直径は、長い間に、１５０ｍｍ、２００ｍｍ、３００ｍｍ等と進んできたため、業界においては、プラズマエッチングシステムのソース及びバイアス電力を基板面積に対して標準化するのが一般的である。本明細書全体にわたって、ワット（Ｗ）については、直径２００ｍｍの丸い基板を収容するべく設計されたシステムに関してのものであるため、電力は、適切な基板サイズに合わせるものとする。
本発明の一実施形態において、システム３００は、コントローラ３７０によりコンピュータ制御されて、バイアス電力、ソース電力、磁場強度、ガスフロー、圧力、カソード温度及びその他プロセスパラメータを制御する。コントローラ３７０は、汎用データ処理システムの任意の形態の１つであってよく、様々なサブプロセッサ及びサブコントローラを制御するための工業環境で用いることができる。通常、コントローラ３７０は、メモリ３７３及び入力／出力（Ｉ／Ｏ）回路３７４、特に共通のコンポーネントと通信する中央演算装置（ＣＰＵ）３７２を含む。ＣＰＵ３７２により実行されるソフトウェアコマンドによって、システム３００は、例えば、Ｏ２、Ｎ２及びＣＯにより、フォトレジスト層中のケイ素部分を酸化したり、ＢＡＲＣ層をエッチングしたり、アモルファスカーボン層をエッチングしたり、本発明による他のプロセスを実施する。本発明の一部は、コンピュータプログラム製品として提供される。これには、命令がストアされたコンピュータ読取り可能な媒体が含まれ、これを用いて、コンピュータ（又はその他電子装置）がプログラムされて、Ｏ２、Ｎ２及びＣＯにより、フォトレジスト層中のケイ素部分を酸化したり、ＢＡＲＣ層をエッチングしたり、アモルファスカーボン層をエッチングしたり、本発明による他のプロセスを実施する。コンピュータ読取り可能な媒体としては、フロッピーディスク、光学ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読取り専用メモリ）、磁気光学ディスク、ＲＯＭ（読取り専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラム可能読取り専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能プログラム可能読取り専用メモリ）、磁石又は光学カード、フラッシュメモリ、その他一般的に知られたタイプの電子命令をストアするのに好適なコンピュータ読取り可能媒体が挙げられるが、これらに限られるものではない。更に、本発明はまた、コンピュータプログラム製品としてダウンロードしてもよく、プログラムは、遠隔コンピュータから、要求元コンピュータまで転送される。
本発明を構造的な構成及び／又は方法論的作用に特有の表現で説明したが、添付の特許請求の範囲で定義された本発明は、説明した特有の構成又は作用に必ずしも限定されないと理解すべきである。開示された特有の構成及び作用は本発明を限定するものではなく、例示するものであり、権利請求された本発明の特に典型的な実施と考えられる。
本発明の特定の実施形態による多層マスクに、フィーチャーをエッチングする方法を示すフローチャートである。 〜 本発明の一実施形態による多層マスクにフィーチャーをエッチングする方法の断面図である。 本発明の一実施形態による方法を実施するためのプラズマエッチングシステムの断面図である。

Claims (20)

  1. 多層マスクにフィーチャーをエッチングする方法であって、
    パターン化フォトレジスト層とアモルファスカーボン層とを含む多層マスクを基板に提供する工程と、
    Ｏ２、Ｎ２及びＣＯを含むプラズマにより、前記アモルファスカーボン層をエッチングする工程とを含む方法。
  2. 前記Ｏ２、Ｎ２及びＣＯを含むプラズマが、２００ｍｍの基板に標準化された、７５Ｗ未満のソース電力及び少なくとも１５０Ｗのバイアス電力により電圧印加される請求項１記載の方法。
  3. 前記Ｏ２：Ｎ２：ＣＯガス比が、１：１：１〜１：１：３である請求項１記載の方法。
  4. 前記Ｏ２のフローが１５〜５０ｓｃｃｍである請求項１記載の方法。
  5. 前記アモルファスカーボン層が、アドバンスパターニングフィルム（Ａｄｖａｎｃｅ Ｐａｔｔｅｒｎｉｎｇ Ｆｉｌｍ、商標名）である請求項１記載の方法。
  6. 前記アモルファスカーボン層をエッチングする前に、前記現像された層を、Ｏ２を含むプラズマにより前処理して、前記パターン化されたフォトレジスト層に含有されるケイ素を酸化する工程を含む請求項１記載の方法。
  7. 前記プラズマが、２００ｍｍの基板に標準化された、１５０Ｗ未満のバイアス電力により電圧印加される請求項６記載の方法。
  8. 前記プラズマが、２００ｍｍの基板に標準化された、２００Ｗ〜４００Ｗのソース電力により電圧印加される請求項７記載の方法。
  9. 前記パターン化フォトレジスト層が、５〜２５秒間、前処理される請求項８記載の方法。
  10. 多層マスクにフィーチャーをエッチングする方法であって、
    アモルファスカーボン層上にあって、有機反射防止コーティングにより分離されたパターン化フォトレジスト層であって、ケイ素を含有する前記パターン化フォトレジスト層を含む多層マスクを、基板に提供する工程と、
    第１のバイアス電力及び第１のソース電力により電圧印加されたＯ２を含むプラズマにより、前記パターン化フォトレジスト層を前処理して、前記パターン化フォトレジスト層のケイ素を酸化する工程と、
    Ｏ２、Ｎ２及びＣＯを含み、第２のバイアス電力及び第２のソース電力により電圧印加されたプラズマにより、前記アモルファスカーボン層をエッチングする工程であって、前記第２のソース電力が、前記第１のソース電力より低い工程とを含む方法。
  11. 前記パターン化フォトレジスト層の前記前処理中、前記有機反射防止コーティングを通してエッチングする工程を含む請求項１０記載の方法。
  12. ２００ｍｍの基板に標準化された、前記第１のバイアス電力が、１５０Ｗ未満であり、前記第１のソース電力が、２００Ｗ〜４００Ｗである請求項１０記載の方法。
  13. ２００ｍｍの基板に標準化された、前記第２のバイアス電力が少なくとも２００Ｗである請求項１０記載の方法。
  14. 前記第１のソース電力が、前記第２のソース電力より大きい請求項１０記載の方法。
  15. 前記第２のソース電力が、０Ｗである請求項１４記載の方法。
  16. ハロゲンを含むプラズマにより、誘電体フィルムをエッチングする工程と、
    第３のバイアス電力及び第３のソース電力により電圧印加されたＯ２を含むプラズマにより、多層マスクの大部分をアッシングする工程とを含む請求項１０記載の方法。
  17. ２００ｍｍの基板に標準化された、前記第３のバイアス電力が、１５０Ｗ未満であり、前記第３のソース電力が、少なくとも３００Ｗである請求項１６記載の方法。
  18. 一組の機械読取り可能な命令がストアされたコンピュータ読取り可能な媒体であって、データ処理システムにより実行されると、
    アモルファスカーボン層上にパターン化フォトレジスト層を含む多層マスクを、基板に提供する工程と、
    Ｏ２、Ｎ２、ＣＯを含むプラズマにより、前記アモルファスカーボン層をエッチングする工程とを含む方法をシステムに実行させるコンピュータ読取り可能な媒体。
  19. 前記アモルファスカーボン層が、０Ｗのソース電力によりエッチングされる請求項１８記載のコンピュータ読取り可能な媒体。
  20. 一組の機械読取り可能な命令を含み、データ処理システムにより実行されると、
    Ｏ２を含むプラズマにより、前記パターン化フォトレジスト層を前処理して、前記アモルファスカーボン層のエッチングの前に、前記パターン化フォトレジスト層に含有されるケイ素を酸化する工程を含む方法をシステムに実行させる請求項１８記載のコンピュータ読取り可能な媒体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016517179A (ja) * 2013-11-06 2016-06-09 マットソン テクノロジー インコーポレイテッドＭａｔｔｓｏｎ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 垂直ｎａｎｄ素子のための新規のマスク除去方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007100849A2 (en) 2006-02-27 2007-09-07 Microcontinuum, Inc. Formation of pattern replicating tools
KR100976647B1 (ko) * 2007-04-25 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20090004875A1 (en) * 2007-06-27 2009-01-01 Meihua Shen Methods of trimming amorphous carbon film for forming ultra thin structures on a substrate
KR100919350B1 (ko) * 2008-04-24 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
EP2144117A1 (en) * 2008-07-11 2010-01-13 The Provost, Fellows and Scholars of the College of the Holy and Undivided Trinity of Queen Elizabeth near Dublin Process and system for fabrication of patterns on a surface
JP2010283095A (ja) * 2009-06-04 2010-12-16 Hitachi Ltd 半導体装置の製造方法
US8252699B2 (en) * 2010-11-22 2012-08-28 Applied Materials, Inc. Composite removable hardmask
EP2525416A2 (en) * 2011-05-17 2012-11-21 Intevac, Inc. Method for rear point contact fabrication for solar cells
CN102354669B (zh) * 2011-10-25 2013-02-27 上海华力微电子有限公司 硅纳米线器件的制作方法
CN103137443B (zh) * 2011-11-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 无定形碳硬掩膜层的形成方法及刻蚀方法
US9589797B2 (en) * 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
CN105355538A (zh) * 2014-08-21 2016-02-24 北京北方微电子基地设备工艺研究中心有限责任公司 一种刻蚀方法
US9455135B2 (en) 2014-12-07 2016-09-27 United Microelectronics Corp. Method for fabricating semiconductor device
US10049875B2 (en) 2016-03-04 2018-08-14 Tokyo Electron Limited Trim method for patterning during various stages of an integration scheme
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
CN110088882B (zh) 2016-12-14 2023-05-26 玛特森技术公司 与快速热活化工艺相结合的使用等离子体的原子层刻蚀工艺
CN107968094A (zh) * 2017-11-21 2018-04-27 长江存储科技有限责任公司 一种用于3d nand闪存的台阶结构成形工艺
US10811270B2 (en) * 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6326307B1 (en) 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6541361B2 (en) 2001-06-27 2003-04-01 Lam Research Corp. Plasma enhanced method for increasing silicon-containing photoresist selectivity
US6767824B2 (en) * 2002-09-23 2004-07-27 Padmapani C. Nallan Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
US6900123B2 (en) 2003-03-20 2005-05-31 Texas Instruments Incorporated BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control
US7129180B2 (en) * 2003-09-12 2006-10-31 Micron Technology, Inc. Masking structure having multiple layers including an amorphous carbon layer
US6911399B2 (en) 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
US7572386B2 (en) * 2006-08-07 2009-08-11 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016517179A (ja) * 2013-11-06 2016-06-09 マットソン テクノロジー インコーポレイテッドＭａｔｔｓｏｎ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 垂直ｎａｎｄ素子のための新規のマスク除去方法

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