KR100976647B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 게이트 절연막 패턴 및 게이트 전극 패턴을 형성하는 단계, 게이트 전극 패턴을 포함한 반도체 기판상에 게이트 패턴 사이의 영역을 일부 노출시키는 감광막 패턴을 형성한다. 감광막 패턴의 표면에 반도체 기판보다 식각 속도가 느린 보호막을 형성한다. 보호막 및 감광막 패턴을 식각 마스크로 사용하는 식각 공정으로 반도체 기판에 제1 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
고전압 게이트, 감광막, ＳｉＯ₂, 보호막, 트렌치

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 게이트 전극막 106 : 하드 마스크막 패턴
108 : 감광막 110 : 보호막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고전압 영역에 트렌치를 형성하는 공정 시 감광막 하부의 게이트 전극막을 보호하는 반도체 소자의 제조 방법에 관한 것이다.
플래시 메모리(flash memory) 소자와 같은 비휘발성 메모리(non-volatile memory) 소자에서 소거(erase) 및 쓰기(write) 동작을 수행하기 위해서는 고전압 (high voltage)을 사용한다. 이러한 고전압을 사용하기 위해서 고전압을 패스(pass) 시키거나 스위칭(switching)할 수 있는 고전압 트랜지스터(transistor)를 사용하고 있다.
고전압 트랜지스터를 형성하는 공정은 다음과 같다. 반도체 기판상에 게이트 절연막, 게이트 전극막을 형성한 후 셀 영역에 패턴을 형성하기 위한 하드 마스크막 패턴을 사용하여 셀 영역을 먼저 패터닝하고 트렌치를 형성한다. 이후에, 고전압 영역이 포함된 주변 영역에 패터닝 공정을 실시하기 위한 하드 마스크막 패턴을 사용하여 주변 영역을 패터닝하고 트렌치를 형성한다.
주변 영역의 고전압 영역에 형성된 고전압 게이트 패턴 사이에 소자의 전기적 격리를 향상시키기 위하여 고전압 트렌치를 더 형성한다. 고전압 트렌치를 형성하는 공정은 게이트 패턴이 형성된 반도체 기판상에 감광막을 형성하고, 노광 및 현상 공정을 실시하여 감광막을 패터닝 한다. 감광막 패턴에 따라 식각 공정을 실시한 후, 이온주입 공정을 실시하는데, 고전압 게이트 패턴의 모서리 부근이 공정 진행상 식각 및 이온주입 공정에 매우 취약하게 된다. 식각 공정 시, 게이트 전극의 모서리 부분이 노출될 수도 있고, 식각 공정 이후에 실시하는 이온주입 공정 시 감광막 패턴을 통하여 게이트 전극에 이온들이 침투할 수도 있다.
만약, 고전압 게이트 전극막에 이온 불순물들이 침투하면 반도체 소자의 전기적 특성이 매우 저하되는데, 특히 고전압을 사용하기 때문에 후속 고전압이 인가되면 고전압 정션(junction) 파괴전압(break down blocking)을 견디기가 어렵게 된다.
본 발명은 고전압 영역에서 감광막을 사용하는 식각 공정을 수행할 때, 감광막 패턴의 표면을 실릴레이션(silylation) 처리하여 보호막을 형성한 후, 식각 공정을 수행하고 이온주입 공정을 실시함으로써, 식각 공정 시 감광막의 손상률 및 이온 불순물의 침투를 방지할 수 있다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 절연막 패턴 및 게이트 전극 패턴을 형성한다. 게이트 전극 패턴을 포함한 반도체 기판상에 게이트 패턴 사이의 영역을 일부 노출시키는 감광막 패턴을 형성한다. 감광막 패턴의 표면에 반도체 기판보다 식각 속도가 느린 보호막을 형성한다. 보호막 및 감광막 패턴을 식각 마스크로 사용하는 식각 공정으로 반도체 기판에 제1 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 포함한다.
감광막 패턴을 형성하기 전에, 게이트 전극 패턴 사이의 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계를 더 포함한다.
제2 트렌치는 제1 트렌치보다 폭이 넓고 깊이가 얕으며, 고전압 게이트 패턴은 반도체 기판의 주변 영역에 형성된다.
게이트 전극막은 폴리실리콘막으로 형성한다.
보호막은 감광막 표면을 실릴레이션(silylation) 처리하여 형성하며, 실릴레이션 공정은 감광막에 바이펑셔널(bifunctional) 저중합체(oligomeric)인 아미노실록산(aminosiloxane)이 포함된 시약을 반응시켜 형성한다. 이때, 시약은 실리콘 계열의 폴리머 또는 카본 계열의 시약을 사용한다.
보호막은 감광막 패턴의 일부를 SiO2 막으로 변형시켜 형성하되, SiO2 막은 50Å 내지 1000Å의 감광막 패턴을 변화시켜 형성한다.
제1 트렌치는 500Å 내지 10000Å의 깊이로 형성하고, 제1 트렌치를 형성한 이후에, 필드스톱 이온주입 공정을 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 중 고전압 영역을 나타낸 단면도이다. 반도체 기판(100) 상에 게이트 절연막(102), 게이트 전극막(104) 및 하드 마스크막 패턴(106)을 형성한다. 게이트 절연막(102)은 산화막으로 형성하는 것이 바람직하다. 게이트 전극막(104)은 폴리실리콘막으로형성할 수 있다. 하드 마스크막 패턴(106)은 고전압 게이트를 형성하기 위한 패턴으로 형성한다.
도 1b를 참조하면, 하드 마스크막 패턴(도 1a의 106)에 따라 식각 공정을 실시하여 게이트 전극막 패턴(104a)및 게이트 절연막 패턴(102a)을 형성하고 반도체 기판(100)의 일부를 제거하여 트렌치(107)를 형성한다.
도시된 영역은 반도체 기판(100) 중 주변 영역의 일부만 도시하였는데, 주변 영역을 패터닝 하기 전에 셀 영역(미도시)에 먼저 패턴 및 트렌치를 형성한 후, 주변 영역을 패터닝 할 수 있다. 또는, 주변 영역에 패턴 및 트렌치를 형성한 후, 셀 영역(미도시)에 패턴 및 트렌치를 형성할 수도 있다.
트렌치(107)를 형성한 후, 하드마스크막 패턴(도 1a의 106)을 제거한다.
도 1c를 참조하면, 반도체 기판에 형성된 고전압 소자의 전기적 절연을 위하여 트렌치(107)보다 더깊은 고전압 트렌치를 형성하는데, 고전압 트렌치를 형성하기 위하여 게이트 전극막 패턴(104a)이 형성된 반도체 기판(100) 상에 게이트 전극막 패턴(104a)이 모두 덮이도록 감광막(108)을 형성한다. 감광막(108)은 실리콘(silicon)이 포함되지 않은 감광제를 사용하여 형성하는 것이 바람직하다.
노광 공정을 실시하여 노광 영역(108a)을 정의한다. 노광 공정은 노광에 의해 감광막의 폴리머 결합 사슬이 끊어지도록 하여 노광 영역이 제거되는 포지티브(positive) 노광 공정을 실시할 수 있다. 또는, 노광에 의해 감광막의 폴리머 결합 사슬이 강해져 노광 영역 이외의 영역이 제거되는 네거티브(negative) 노광 공 정을 실시할 수도 있다. 본 발명에서는 이 중에서 포지티브 노광 공정을 예로 들어 설명하도록 한다.
도 1d를 참조하면, 노광 공정이 실시된 노광 영역(도 1c의 108a)을 제거하는 현상(develope) 공정을 실시하여 감광막(108) 내에 트렌치(도 1b의 107)의 일부(예를 들어, 중앙 영역)가 노출되는 홀(109)을 형성한다. 이때, 현상 공정은 습식 현상 공정으로 실시하는 것이 바람직하다.
후속 공정 시, 패터닝된 감광막(108)에 따라 식각 및 이온주입 공정을 진행하는데, 이때, 게이트 전극막 패턴(104a)이 영향을 받을 수 있다. 특히, 게이트 전극막 패턴(104a)의 모서리 부분(A)이 식각 및 이온주입 공정에 취약하다. 이는, 감광막(108)이 스핀 코팅(spin coating) 방식으로 형성되는데, 이때 게이트 전극막 패턴(104a)의 모서리 부분에서 감광막(108)의 두께가 얇아지는 현상이 발생할 수 있다. 게이트 전극막 패턴(104a)의 모서리 영역에서 감광막(108)의 두께가 얇게 형성되면 이온주입 공정 시 불순물의 침투를 방지하기가 어렵게 된다. 또한, 고전압 트렌치를 형성하기 위한 식각 공정시 게이트 전극막 패턴(104a)의 모서리 부분(A)이 노출되기가 쉬우며, 이로 인해 상기 설명한 불순물이 침투하기가 더욱 쉬워질 수 있다.
이를 방지하기 위하여, 감광막(108)의 표면에 보호막을 형성하는데, 구체적으로 설명하면 다음과 같다.
도 1e를 참조하면, 게이트 전극막 패턴(104a)에 보호막(110)을 형성하기 위하여 실릴레이션(silylation) 공정을 실시한다. 실릴레이션 공정은 감광막(108)에 바이펑셔널(bifunctional) 저중합체(oligomeric)인 아미노실록산(aminosiloxane)이 포함된 시약(예를 들면, 실리콘 계열의 폴리머 또는 카본 계열의 시약)을 반응시켜 가교(crosslinked)인 SiO2 막의 보호막(110)을 형성한다.
보호막(110)은 50Å 내지 1000Å의 감광막(108)을 변화시켜 형성할 수 있다. 이때, 실릴레이션 공정의 특성상, 감광막(108) 패턴의 모서리 부분에서 더 두껍게 확산된 보호막(110)이 형성되는데, 이는 후속 식각 및 이온주입 공정시 게이트 전극막 패턴(104a)을 보호하는 데 유리하게 작용할 수 있다. 또한, 감광막(108)의 손실을 방지하여 미세 패턴의 트렌치를 용이하게 형성할 수 있다.
도 1f를 참조하면, 보호막(110)이 형성된 감광막(109) 패턴에 따라 식각 공정을 실시하여 노출된 반도체 기판(100)의 일부를 제거하여 고전압 트렌치(100a)를 형성한다. 고전압 트렌치(100a)를 형성하기 위한 식각 공정 시, 보호막(110)의 일부도 식각되어 보호막(110)의 두께가 얇아질 수 있으나, 감광막(108) 패턴은 보호막(110)에 의해 보호될 수 있으므로 감광막(108)의 식각속도를 늦출 수 있다. 고전압 트렌치(100a)의 깊이는 500Å 내지 10000Å의 깊이가 되도록 형성한다. 이로 인해, 게이트 전극막 패턴(104a)의 모서리로부터 잔류하는 감광막(108) 표면 간의 거리 마진을 확보할 수 있다.
한편, 고전압 트렌치(100a)를 형성한 이후에 고전압 소자 간의 전기적 절연을 위해 보호막(110)이 잔류하는 감광막(108)의 패턴에 따라 필드스톱(field stop) 이온주입 공정을 실시한다. 필드스톱 이온주입 공정은 P타입의 불순물을 주입하여 실시할 수 있다. 또한, 이온주입 공정 시 게이트 전극막 패턴(104a) 상에 형성된 보호막(110)에 의해 불순물이 게이트 전극막 패턴(104a)으로 침투하는 것을 방지할 수 있다. 불순물의 침투를 방지함으로써 전기적으로 고전압 정션(junction)의 파괴전압(break down blocking)을 견딜 수 있게 된다.
또한, 보호막(110)을 형성함으로써 트렌치 형성을 위한 식각 공정 시, 감광막(108)의 두께 손실을 줄일 수 있으므로 감광막(108)의 두께를 낮출 수 있으며, 감광막을 형성하기 전 트렌치 및 반도체 기판(100)과의 단차에도 불구하고 미세한 트렌치 패턴을 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고전압 영역의 식각 공정 시, 감광막 패턴의 표면을 실릴레이션(silylation) 처리하여 보호막을 형성함으로써 식각 공정에 의한 감광막의 손실을 줄일 수 있으므로 감광막의 두께를 줄일 수 있고, 이로 인해 게이트 전극막을 식각 공정으로부터 보호할 수 있으며, 후속 이온주입 공정 시 게이트 전극으로 불 순물의 침투를 방지할 수 있어 고전압 정션의 파괴전압을 견딜 수 있다. 또한, 주변 영역에서 트렌치 및 반도체 기판 간의 단차에도 불구하고 트렌치 형성 공정을 용이하게 실시할 수 있으므로 반도체 소자의 오동작을 방지할 수 있다.

Claims (12)

  1. 반도체 기판상에 게이트 절연막 패턴 및 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴을 포함한 상기 반도체 기판상에 상기 게이트 패턴 사이의 영역을 일부 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 표면을 따라 상기 반도체 기판보다 식각 속도가 느린 보호막을 형성하는 단계;
    상기 보호막 및 상기 감광막 패턴을 식각 마스크로 사용하는 식각 공정으로 상기 반도체 기판에 제1 트렌치를 형성하는 단계; 및
    상기 보호막이 형성된 상기 감광막 패턴을 마스크로 하여 상기 제1 트렌치의 내부로 노출된 상기 반도체 기판에 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 감광막 패턴을 형성하기 전에,
    상기 게이트 전극 패턴 사이의 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치보다 폭이 넓고 깊이가 얕은 반도체 소자 의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극 패턴은 상기 반도체 기판의 주변 영역에 형성되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극 패턴은 폴리실리콘막으로 형성하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 보호막은 상기 감광막 표면을 실릴레이션(silylation) 처리하여 형성하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 실릴레이션 공정은 상기 감광막에 바이펑셔널(bifunctional) 저중합 체(oligomeric)인 아미노실록산(aminosiloxane)이 포함된 시약을 반응시켜 형성하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 시약은 실리콘 계열의 폴리머 또는 카본 계열의 시약을 사용하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 보호막은 상기 감광막 패턴의 일부를 SiO2 막으로 변형시켜 형성하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 SiO2 막은 50Å 내지 1000Å의 감광막 패턴을 변화시켜 형성하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제1 트렌치는 500Å 내지 10000Å의 깊이로 형성하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 이온주입 공정은 필드스톱 이온주입 공정으로 실시하는 반도체 소자의 제조 방법.
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