CN101231968A - 镶嵌内连线结构与双镶嵌工艺 - Google Patents
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Abstract
一种双镶嵌工艺，首先提供一衬底，其具有一底层介电层、形成在该底层介电层中的下层导电层，及覆盖住该下层导电层及该底层介电层的盖层，接着，于该盖层上沉积一介电层，再于该介电层上沉积一硅氧层，再于该硅氧层上形成一金属硬掩模，接着于该金属硬掩模中形成一沟槽凹口，然后，经由该沟槽凹口，蚀刻该硅氧层与该介电层，形成通路开口，使其暴露出部分的该盖层，最后，进行一衬垫层蚀除(LRM)工艺，利用一不含氢的氟烷气体混合一含氮气体等离子，选择性地蚀除经由该通路开口暴露出来的该盖层，暴露出部分的该下层导电层。
Description
技术领域
本发明关于铜内联线半导体工艺领域，特别是有关于一种改良的铜双镶嵌(copper dual damascene)工艺，特别是使用到金属掩模层(metal hard mask)的双镶嵌工艺，可以在通路与下层导线的对不准情形发生时，避免由于蚀刻盖层而同时在下层导线旁产生蚀刻凹槽(recess)缺陷。
背景技术
如熟习该项技术者所知，镶嵌内联线技术已经是目前半导体工业用来形成集成电路中铜导线的主流技术。简言之，镶嵌内联线结构的制作方法，是先在介电材料薄膜上蚀刻出电路图案，然后再将铜金属填入这个图案凹槽中，而依在介电材料薄膜上蚀刻电路图案的方式来区分，双镶嵌技术又可再细分为沟槽优先(trench-first)工艺、通路优先(via-first)、部分通路优先(partial-via-first)以及自行对准(self-aligned)等不同种类的工艺。
请参阅图1至图5，其绘示的是现有技术的部分通路优先(partial-via-first)双镶嵌工艺的剖面示意图。首先，如图1所示，衬底1上具有一底层或低介电常数介电层10。在低介电常数介电层10中形成有下层铜导线12，并且覆盖有一盖层14，通常是掺杂氮的碳化硅(SiCN)。接着依序在盖层14上形成低介电常数介电层16、硅氧盖层18、金属掩模层20以及底部抗反射层(bottomanti-reflective coating，BARC)22。然后，在底部抗反射层22上形成光致抗蚀剂图案30，其具有一沟槽开口32，定义出镶嵌导线的沟槽图案(trenchpattern)。
如图2所示，接着进行一干蚀刻工艺，经由光致抗蚀剂图案30的沟槽开口32蚀刻金属掩模层20直到硅氧盖层18，藉此在金属掩模层20中定义形成一沟槽凹口36。前述的干蚀刻步骤一般停止在硅氧盖层18中。接着，去除剩下的光致抗蚀剂图案30以及底部抗反射层22，暴露出剩下的金属掩模层20。
如图3所示，于衬底1上另沉积一底部抗反射层38，使底部抗反射层38填满沟槽凹口36，并覆盖在金属掩模层20上。接着，再于底部抗反射层38上形成一光致抗蚀剂图案40，其具有一通路开口42，其位置恰好在沟槽凹口36的正上方。上述的通路开口42利用现有的光刻技术形成。接着，利用光致抗蚀剂图案40作为蚀刻掩模，进行干蚀刻工艺，经由通路开口42蚀刻底部抗反射层38、硅氧盖层18以及低介电常数介电层16，藉此在低介电常数介电层16上半部形成部分通路(partial via)46。
如图4所示，接着，利用氧气等离子等方式去除剩下的光致抗蚀剂图案40以及底部抗反射层38，并且暴露出已定义有沟槽凹口36的金属掩模层20。
如图5所示，接着利用金属掩模层20作为蚀刻硬掩模，进行一干蚀刻工艺，向下蚀刻未被金属掩模层20覆盖到的硅氧盖层18以及低介电常数介电层16，并同时经由部分通路46继续蚀刻低介电常数介电层16，直到暴露出部分的盖层14，藉此将先前形成的沟槽凹口36以及部分通路46图案转移至低介电常数介电层16中，形成双镶嵌开口50，其包括一沟槽开口56以及一通路开口66。
如图6所示，接着再利用一蚀刻工艺，此步骤通常又称为“衬垫层蚀除步骤(Liner Removal)”或“LRM步骤”，经由通路开口66，将暴露出的盖层14去除，藉以暴露出下层铜导线12。接下来，就可以继续进行上层铜导线的制作，如阻隔层的沉积、铜金属的电镀等步骤，不再另外赘述。前述用来去除盖层14的蚀刻工艺通常是采用含氢的氟烷类气体等离子，例如CH2F2或者CHF3等离子。
然而，随着集成电路中的关键线宽越来越小，双镶嵌开口50的通路开口66与下层铜导线12发生对不准的情况也可能会越来越严重，如图7以及图8所示，但是，当发生对不准的情况，会造成最后进行盖层14的蚀刻时，一并侵蚀到下层铜导线12旁边的低介电常数介电层10，形成不必要的凹槽80，造成后续阻隔层并不易填入凹槽80，因而影响到集成电路的电性表现以及可靠度。此外，使用含氢的氟烷类气体等离子，例如CH2F2或者CHF3等离子，来去除盖层14的蚀刻工艺往往同时会造成难以清除残留物(有可能是等离子气体与金属掩模层反应的有机金属衍生物)。
在相关的先前技术中，美国专利第6905968号披露了一种双镶嵌工艺以及选择性蚀刻介电层的方法步骤(PROCESS FOR SELECTIVELY ETCHINGDIELECTRIC LAYERS)，其主要是利用NF3等离子或者CF4/N2等离子来蚀刻迭设在TEOS硅氧层或者氟掺杂硅玻璃(FSG)上的碳氢掺杂(C，H-doped)低介电常数硅氧介电层(k＝2.5～3)，藉由NF3等离子或者CF4/N2等离子对于下层TEOS硅氧层或者氟掺杂硅玻璃的高蚀刻选择比，可以避免在上、下层介电层之间使用介电常数较高的蚀刻停止层(通常为氮化硅)。然而，上述专利对于经由通路开口所暴露出来的盖层，则仍然教导以CH2F2或CHF3等离子来去除，因此没办法解决残留物的问题。
由上可知，在集成电路制造技术领域中确实需要一种改良的形成双镶嵌结构的方法，以改善这种由于对不准所导致的凹槽问题以及去除盖层14的蚀刻工艺所造成残留物的现象。
发明内容
本发明的主要目的即在提供一种改良的双镶嵌工艺方法，可以有效地解决上述现有技术中所发生的问题。
根据本发明的优选实施例，本发明提供一种镶嵌工艺，首先提供一衬底，其具有一底层介电层、一形成在该底层介电层中的下层导电层，以及一覆盖住该下层导电层及该底层介电层的盖层，于该盖层上沉积一介电层，于该介电层中蚀刻出一开口，暴露出部分的该盖，接着进行一衬垫层蚀除(LRM)工艺，利用一四氟化碳(CF4)/三氟化氮(NF3)气体等离子，选择性地蚀除经由该开口暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层，形成一通路开口，其中于该通路开口的底部，该下层导电层及该底层介电层之间的落差仅小于150埃。
根据本发明的优选实施例，本发明提供一种双镶嵌工艺，首先提供一衬底，其具有一底层介电层、一形成在该底层介电层中的下层导电层，以及一覆盖住该下层导电层及该底层介电层的盖层，再于该盖层上沉积一介电层；再于该介电层上沉积一硅氧层，接着再于该硅氧层上形成一金属硬掩模，接着，于该金属硬掩模及该硅氧层中蚀刻出一沟槽凹口，然后，经由该沟槽凹口，于该硅氧层中以及该介电层中蚀刻出一部分通路开口，再将该沟槽凹口以及该部分通路开口以蚀刻方式转移至该介电层中，藉此于该介电层形成一双镶嵌开口，包括一沟槽开口以及一通路开口，其中该通路开口暴露出部分的该盖层，最后，利用一四氟化碳(CF4)/三氟化氮(NF3)气体等离子经由该通路开口蚀除暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层。
本发明提供一种双镶嵌工艺，首先提供一衬底，其具有一底层介电层、一形成在该底层介电层中的下层导电层，以及一覆盖住该下层导电层及该底层介电层的盖层。接着于该盖层上沉积一介电层，再于该介电层上沉积一硅氧层，再于该硅氧层上形成一金属硬掩模，接着于该金属硬掩模中形成一沟槽凹口，然后，经由该沟槽凹口，蚀刻该硅氧层与该介电层，形成一通路开口，使其暴露出部分的该盖层，最后，进行一衬垫层蚀除(LRM)工艺，利用一不含氢的氟烷气体混合一含氮气体等离子，选择性地蚀除经由该通路开口暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层。
本发明提供一种镶嵌内联线结构，包含有一衬底，其具有一底层介电层，一下层导电层，形成在该底层介电层中，一盖层，覆盖在该下层导电层及该底层介电层上，一介电层，于该盖层上，一通路开口，形成于该介电层与该盖层中，其与该下层导电层并未对准(misaligned)，因而暴露出部分的该下层导电层及该底层介电层，一金属阻隔层，覆盖于该通路开口的内壁上并且覆盖该暴露出来的该下层导电层及该底层介电层，以及一铜金属层，在该金属阻隔层上，并填满该通路开口。
为了更清楚地描述本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制者。
附图说明
图1至图6绘示的是现有技术的部分通路优先(partial-via-first)双镶嵌工艺的剖面示意图；
图7及图8绘示的是通路与下层金属导线对不准的情形；
图9至图17绘示的是本发明优选实施例双镶嵌工艺的剖面示意图；
图18绘示的是图17中双镶嵌导线结构100的介层插塞96与下层铜导线12之间界面的放大剖面示意图；
图19是本发明优选实施例的SEM照片。
主要组件符号说明
1衬底 10低介电常数介电层
12下层铜导线 14盖层
16低介电常数介电层 18硅氧盖层
20金属掩模层 22底部抗反射层
30光致抗蚀剂图案 32沟槽开口
36沟槽凹口 38底部抗反射层
40光致抗蚀剂图案 42通路开口
46部分通路 50镶嵌开口
56沟槽开口 66通路开口
80槽 82阻隔层
86上层铜导线 96介层插塞
100双镶嵌导线结构 104盖层
110轻微下陷区域 118TEOS硅氧盖层
具体实施方式
请参阅图9至图17，其绘示的是本发明优选实施例双镶嵌工艺的剖面示意图，其中仍沿用相同的符号来代表相同或类似的组件或区域。需强调的是，本发明可以应用在沟槽优先(trench-first)、通路优先(via-first)、部分通路优先(partial via-first)等镶嵌工艺中，并不仅限于图式中所揭露者。
如图9所示，衬底1同样提供有一底层或低介电常数介电层10。在低介电常数介电层10中形成有下层铜导线12，并且覆盖有一盖层14。根据本发明的优选实施例，盖层14以掺杂氮的碳化硅(SiCN)为其成分，厚度约为300至800埃(angstrom)，优选约为500埃左右。但盖层14亦可以是其它的材料，例如，氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiCO)等。
接着，依序在盖层14上形成低介电常数介电层16、TEOS硅氧盖层118、金属掩模层20以及底部抗反射层22。根据本发明的优选实施例，金属掩模层20以氮化钛(TiN)为其成分，但不限于此，亦可以使用氮化钽(TaN)等其它金属。金属掩模层20的厚度约介于250至450埃之间，优选介于300至350埃之间。
根据本发明的优选实施例，低介电常数介电层10、16可以是具有有机硅酸盐玻璃(organosilicate glass，OSG)等成分，这类有机硅酸盐玻璃在二氧化硅或氧化硅中掺入碳或氢原子，使其具有约介于2至3之间的低介电常数值。适合作为低介电常数介电层10、16成分，例如应用材料(Applied Materials)公司的Black DiamondTM系列或者Novellus公司的CORALTM等等。根据本发明的优选实施例，低介电常数介电层16的厚度约介于2500至4500埃之间，优选介于3000至3500埃之间。
根据本发明的优选实施例，TEOS硅氧盖层118可利用等离子加强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)技术所沉积而成，具有较低碳含量，其中使用到四乙基氧硅烷(tetraethylorthosilicate，TEOS)作为前驱物以及氧气，且采用比较高的氧气对TEOS比值(O2/TEOS ratio)。
根据本发明的优选实施例，具有较低碳含量的TEOS硅氧盖层118其沉积可以利用以下的工艺条件完成：压力介于3至8托耳，优选约为5托耳；工艺温度在100至450℃之间，优选在350至400℃之间；高频无线电波功率(high-frequency RF power)约为200至350瓦特，优选在250至300瓦特之间，而在280瓦特最佳，且持续提供约25秒左右；低频无线电波功率(low-frequency RF power)约为30至70瓦特，优选在40至60瓦特之间，而在50瓦特最佳；TEOS前驱物流量约为0.2gm至5gm；载气使用氦气，而流量介于7500至9500sccm，优选为8500至9000sccm；氧气流量介于5000至10000sccm，优选为8000sccm。
如图10所示，接下来在底部抗反射层22上形成一光致抗蚀剂图案30，其具有一沟槽开口32，定义出镶嵌导线的沟槽图案。
接着，如图11所示，进行一干蚀刻工艺，经由光致抗蚀剂图案30的沟槽开口32蚀刻金属掩模层20直到TEOS硅氧盖层118，藉此形成一沟槽凹口36。前述干蚀刻停止在TEOS硅氧盖层118中。接着，利用氧气等离子等方式去除剩下的光致抗蚀剂图案30以及底部抗反射层22。
如图12所示，然后于衬底1上沉积另一底部抗反射层38，且使底部抗反射层38填满沟槽凹口36。接着，再于底部抗反射层38上形成一光致抗蚀剂图案40，其具有一通路开口42，其位置恰好在沟槽凹口36的正上方。上述的通路开口42利用现有的光刻技术形成。
如图13所示，接着利用光致抗蚀剂图案40作为蚀刻硬掩模，进行一干蚀刻工艺，经由通路开口42依序向下蚀刻底部抗反射层38、TEOS硅氧盖层118以及低介电常数介电层16，藉此在低介电常数介电层16上半部形成部分通路46。
接着，如图14所示，利用氧气等离子等方式去除剩下的光致抗蚀剂图案40以及底部抗反射层38。另外，亦可以使用H2/N2或H2/He等离子来去除光致抗蚀剂图案40以及底部抗反射层38。
如图15所示，再利用金属掩模层20作为蚀刻硬掩模，进行一干蚀刻工艺，向下蚀刻未被金属掩模层20覆盖到的TEOS硅氧盖层118以及低介电常数介电层16，并经由部分通路46继续蚀刻低介电常数介电层16，直到暴露出部分的盖层14，藉此将先前形成的沟槽凹口36以及部分通路46转移至低介电常数介电层16中，形成双镶嵌开口50，其包括沟槽开口56以及通路开口66。
如图16所示，接着再利用一蚀刻工艺，经由通路开口66，选择性地将暴露出的盖层14去除，藉以暴露出下层铜导线12，但不会伤害到下层铜导线12旁边的低介电常数介电层10，因此，不会形成不必要的凹槽。
根据本发明的优选实施例，前述用来去除盖层14的蚀刻工艺是采用不含氢的氟烷气体，例如四氟化碳(CF4)，以及一含氮气体，例如三氟化氮(NF3)，所形成的混合气体等离子，其流量比例优选约为3∶1，举例来说，四氟化碳的流量可以是150sccm，三氟化氮约为50sccm。根据本发明的优选实施例，利用四氟化碳(CF4)/三氟化氮(NF3)所形成的等离子来去除盖层14可以提供高的选择比，使得暴露出的盖层14可以很快的被去除，而不会明显蚀刻在盖层14下方的低介电常数介电层10，如此一来，即可以解决通路开口66与下层铜导线12对不准的问题。
此外，经过实验验证发现，若单单使用四氟化碳等离子，而不使用三氟化氮来蚀刻暴露出的盖层14，虽然可以解决残留物的问题，但是其选择比差，因此，仍然会有蚀刻凹槽形成在下层铜导线12旁边。由此可知，要避免蚀刻凹槽产生，仍需配合三氟化氮的使用。三氟化氮可以在蚀刻到低介电常数介电层10时，同时于低介电常数介电层10表面上形成一薄的保护膜，因而能够降低其蚀刻速率。
根据本发明的其它优选实施例，去除盖层14的蚀刻气体亦可以使用包括四氟化碳/一氧化氮、四氟化碳/二氧化氮、四氟化碳/氮气等。但是四氟化碳/氨气的组合则较不建议使用，这是因为氨气中含有氢原子，可能在蚀刻过程会产生不必要且难以清除的残留物。
接下来，继续进行上层铜导线的制作，如阻隔层的沉积、铜金属的电镀、化学机械研磨等步骤，形成如图17所示的双镶嵌导线结构100，其包括覆盖在沟槽开口56以及通路开口66表面的阻隔层82、嵌入在沟槽开口56中的上层铜导线86以及嵌入在通路开口66的介层插塞96。最后，再于双镶嵌导线结构100以及低介电常数介电层16表面上沉积一盖层104，例如，掺杂氮的碳化硅、碳化硅、或氮化硅等。其中，阻隔层可以是钛、氮化钛、钽、氮化钽，或以上组合。
图18绘示的是图17中双镶嵌导线结构100的介层插塞96与下层铜导线12之间界面的放大剖面示意图。如图18所示，本发明特别适合应用在当通路开口66与下层铜导线12发生对不准的情况，而造成介层插塞96其有一部份必须落在低介电常数介电层10的表面上。因此，本发明在结构上的特征是经由通路66蚀刻掉暴露出的盖层14后，由于使用高选择比的四氟化碳/三氟化氮等离子，故不会明显蚀刻低介电常数介电层10，仅有非常少的低介电常数介电层10会被蚀除，形成一低于下层铜导线12上表面的轻微下陷区域110，但是此轻微下陷区域110与下层铜导线12上表面之间的落差d可被控制在小于150埃内，落差d甚至可控制在50埃内，因此不会影响到后续阻隔层的沉积。实际的SEM照片，如图19所示。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (36)
1.一种镶嵌工艺，包含有以下的步骤：
提供衬底，其具有底层介电层、形成在该底层介电层中的下层导电层，以及覆盖住该下层导电层及该底层介电层的盖层；
于该盖层上沉积介电层；
于该介电层中蚀刻出开口，暴露出部分的该盖层；以及
进行衬垫层蚀除工艺，利用四氟化碳/三氟化氮气体等离子，选择性地蚀除经由该开口暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层，形成通路开口，其中于该通路开口的底部，该下层导电层及该底层介电层之间的落差仅小于150埃。
2.如权利要求1所述的一种镶嵌工艺，其中该盖层为掺杂氮的碳化硅。
3.如权利要求1所述的一种镶嵌工艺，其中该盖层包含有掺杂氮的碳化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅。
4.如权利要求1所述的一种镶嵌工艺，其中该盖层的厚度介于300至800埃之间。
5.如权利要求1所述的一种镶嵌工艺，其中该介电层的介电常数小于3。
6.如权利要求1所述的一种镶嵌工艺，其中该介电层包含有机硅酸盐玻璃。
7.如权利要求1所述的一种镶嵌工艺，其中该介电层包含有碳氢掺杂的硅氧介电层。
8.如权利要求1所述的一种双镶嵌工艺，其中该衬垫层蚀除工艺，所利用的四氟化碳与三氟化氮气体的流量比为3∶1。
9.一种双镶嵌工艺，包含有以下的步骤：
提供衬底，其具有底层介电层、形成在该底层介电层中的下层导电层，以及覆盖住该下层导电层及该底层介电层的盖层；
于该盖层上沉积介电层；
于该介电层上沉积硅氧层；
于该硅氧层上形成金属硬掩模；
于该金属硬掩模及该硅氧层中蚀刻出沟槽凹口；
经由该沟槽凹口，于该硅氧层中以及该介电层中蚀刻出部分通路开口；
将该沟槽凹口以及该部分通路开口以蚀刻方式转移至该介电层中，藉此于该介电层形成双镶嵌开口，包括沟槽开口以及通路开口，其中该通路开口暴露出部分的该盖层；以及
进行衬垫层蚀除工艺，利用一四氟化碳/三氟化氮气体等离子，选择性地蚀除经由该通路开口暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层。
10.如权利要求9所述的一种双镶嵌工艺，其中该盖层为掺杂氮的碳化硅。
11.如权利要求9所述的一种双镶嵌工艺，其中该盖层包含有掺杂氮的碳化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅。
12.如权利要求9所述的一种双镶嵌工艺，其中该盖层的厚度介于300至800埃之间。
13.如权利要求9所述的一种双镶嵌工艺，其中该介电层的介电常数小于3。
14.如权利要求9所述的一种双镶嵌工艺，其中该介电层包含有机硅酸盐玻璃。
15.如权利要求9所述的一种双镶嵌工艺，其中该介电层包含有碳氢掺杂的硅氧介电层。
16.如权利要求9所述的一种双镶嵌工艺，其中硅氧层包含有四乙基氧硅烷硅氧层。
17.如权利要求9所述的一种双镶嵌工艺，其中该金属硬掩模包含有氮化钛、氮化钽。
18.如权利要求9所述的一种双镶嵌工艺，其中该衬垫层蚀除工艺，所利用的四氟化碳与三氟化氮气体的流量比为3∶1。
19.一种双镶嵌工艺，包含有以下的步骤：
提供衬底，其具有底层介电层、形成在该底层介电层中的下层导电层，以及覆盖住该下层导电层及该底层介电层的盖层；
于该盖层上沉积介电层；
于该介电层上沉积硅氧层；
于该硅氧层上形成金属硬掩模；
于该金属硬掩模中形成沟槽凹口；
经由该沟槽凹口，蚀刻该硅氧层与该介电层，形成通路开口，使其暴露出部分的该盖层；以及
进行衬垫层蚀除工艺，利用不含氢的氟烷气体混合含氮气体等离子，选择性地蚀除经由该通路开口暴露出来的该盖层，以暴露出部分的该下层导电层以及该底层介电层。
20.如权利要求19所述的一种双镶嵌工艺，其中该盖层为掺杂氮的碳化硅。
21.如权利要求19所述的一种双镶嵌工艺，其中该盖层包含有掺杂氮的碳化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅。
22.如权利要求19所述的一种双镶嵌工艺，其中该盖层的厚度介于300至800埃之间。
23.如权利要求19所述的一种双镶嵌工艺，其中该介电层的介电常数小于3。
24.如权利要求19所述的一种双镶嵌工艺，其中该介电层包含有机硅酸盐玻璃。
25.如权利要求19所述的一种双镶嵌工艺，其中该介电层包含有碳氢掺杂的硅氧介电层。
26.如权利要求19所述的一种双镶嵌工艺，其中该底层介电层包含有碳氢掺杂硅氧介电层。
27.如权利要求19所述的一种双镶嵌工艺，其中硅氧层包含有四乙基氧硅烷硅氧层。
28.如权利要求19所述的一种双镶嵌工艺，其中该金属硬掩模包含有氮化钛、氮化钽。
29.如权利要求19所述的一种双镶嵌工艺，其中该不含氢的氟烷气体包含有四氟化碳。
30.如权利要求19所述的一种双镶嵌工艺，其中该含氮气体包含有三氟化氮、一氧化氮、二氧化氮、氮气。
31.如权利要求19所述的一种双镶嵌工艺，其中该下层导电层包含有铜金属。
32.一种镶嵌内联线结构，包含有：
衬底，其具有底层介电层；
下层导电层，形成在该底层介电层中；
盖层，覆盖在该下层导电层及该底层介电层上；
介电层，于该盖层上；
通路开口，形成于该介电层与该盖层中，其与该下层导电层并未对准，因而暴露出部分的该下层导电层及该底层介电层，其中该通路开口的底部于该底层介电层具有凹陷区域，且该凹陷区域与该下层导电层的上表面的落差小于150埃；
金属阻隔层，覆盖于该通路开口的内壁上并且覆盖该暴露出来的该下层导电层及该底层介电层；以及
铜金属层，在该金属阻隔层上，并填满该通路开口。
33.如权利要求32所述的一种镶嵌内联线结构，其中该底层介电层包含有机硅酸盐玻璃。
34.如权利要求32所述的一种镶嵌内联线结构，其中该底层介电层包含有碳氢掺杂硅氧介电层。
35.如权利要求32所述的一种镶嵌内联线结构，其中该介电层的介电常数小于3。
36.如权利要求32所述的一种镶嵌内联线结构，其中该凹陷区域与该下层导电层的上表面的落差小于50埃。
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