CN101211753B

CN101211753B - 半导体工艺

Info

Publication number: CN101211753B
Application number: CN2006101717623A
Authority: CN
Inventors: 赖育聪; 黄俊仁; 姚志成; 廖俊雄
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2006-12-29
Filing date: 2006-12-29
Publication date: 2011-03-16
Anticipated expiration: 2026-12-29
Also published as: CN101211753A

Abstract

本发明揭示一种半导体工艺，包括使用一含有氟自由基的等离子体于硬掩模及其下方的层中蚀刻出一特征图形；及使用一可与氟自由基反应的气体进行处理，使残留的氟自由基与气体反应，形成含氟化合物而移除。如此，可防止氟自由基与硬掩模的钛成分反应形成沉积于基材上的颗粒，造成工艺缺陷。

Description

半导体工艺

技术领域

本发明涉及一种半导体工艺，尤其涉及一种在半导体工艺中使用到金属材料硬掩模的工艺。

背景技术

随着半导体工业的进展，为了符合该等高密度集成电路的开发与设计，各式元件的尺寸皆降至亚微米以下。而半导体工艺中不乏使用到掩模的技术。

例如，随着目前持续缩小集成电路尺寸的趋势，集成电路工艺已朝向多重金属内连线方向发展。为了解决在多层(multi-layer)中制作金属内连线的困难，镶嵌工艺(damascene process)受到广泛研究与发展。镶嵌工艺中使用到硬掩模。另外，由于铜(Cu)具有比铝(Al)和绝大多数金属更低的电阻系数和优异的电子迁移(electromigration)抗拒性，且低介电常数(low-k)材料可帮助降低金属导线之间的电阻-电容延迟效应(resistance-capacitance，RCdelay effect)，因此铜被大量用于制做单镶嵌结构(single damascene structure)与双镶嵌结构(dual damascene structure)。铜工艺亦被认为是解决未来深亚微米(deep sub-half micron)集成电路金属连线问题的新技术。

镶嵌内连线结构的制法，是先在介电材料薄膜上蚀刻出电路图案，然后再将铜金属填入这个图案凹槽中。请参照图1，其绘示的是一现有的双镶嵌工艺的剖面示意图。首先，基材1上具有一底层或低介电常数介电层10。在低介电常数介电层10中形成有下层铜导线12，并且覆盖有一盖层14，通常是掺杂氮的碳化硅(SiCN)。接着依序在盖层14上形成低介电常数介电层16、硅氧盖层18、硬掩模层20以及底部抗反射层(bottom anti-reflectivecoating，BARC)。然后，在底部抗反射层上形成光致抗蚀剂图案(未示出)，其具有一沟渠开口，定义出镶嵌导线的沟渠图案(trench pattern)。接着，进行一干蚀刻工艺，经由光致抗蚀剂图案的沟渠开口蚀刻硬掩模层20直到硅氧盖层18，藉此在硬掩模层20中定义形成一沟渠凹口44。前述的干蚀刻步骤一般停止在硅氧盖层18中。接着，去除剩下的光致抗蚀剂图案以及底部抗反射层，暴露出剩下的硬掩模层20。然后，于基材1上另沉积一底部抗反射层38，使底部抗反射层38填满沟渠凹口44，并覆盖在硬掩模层20上。接着，再于底部抗反射层38上形成一光致抗蚀剂图案39，其具有一介层洞开口42，其位置恰好在沟渠凹口44的正上方。上述的介层洞开口42是利用现有的光刻技术形成。接着，利用光致抗蚀剂图案39作为蚀刻硬掩模，进行干蚀刻工艺，经由介层洞开口42蚀刻底部抗反射层38、硅氧盖层18以及低介电常数介电层16，藉此在低介电常数介电层16上半部形成部分介层洞(partial via)46。

接着，请参照图2，利用氧气等离子体等方式去除剩下的光致抗蚀剂图案39以及底部抗反射层38，并且暴露出已定义有沟渠凹口44的硬掩模层20。接着，利用硬掩模层20作为蚀刻硬掩模，进行一干蚀刻工艺，向下蚀刻未被硬掩模层20覆盖到的硅氧盖层18以及低介电常数介电层16，并同时经由部分介层洞46继续蚀刻低介电常数介电层16，直到暴露出部分的盖层14，藉此将先前形成的沟渠凹口44以及部分介层洞46图案转移至低介电常数介电层16中，形成双镶嵌开口22，其包括一沟渠开口24以及一介层洞开口26。接着，再利用一蚀刻工艺，此步骤通常又称为“衬垫层蚀除步骤(liner removal)”或“LRM步骤”，经由介层洞开口26，将暴露出的盖层14去除，藉以暴露出下层铜导线12。接下来，就可以继续进行上层铜导线的制作，如阻障层的沉积、铜金属的电镀等步骤，不再另外赘述。前述用来去除盖层14的蚀刻工艺通常是采用含氢的氟烷类气体等离子体，例如CH₂F₂或者CHF₃等离子体。

然而，当使用氟烷类气体等离子体，例如CH₂F₂或者CHF₃等离子体，来去除盖层14的蚀刻工艺时，往往因为氟自由基的存在，与硬掩模的钛成分形成钛-氟化合物颗粒分布于基材表面上，造成工艺缺陷，此并不为所欲，而是待解决的问题。

因此，仍需一种较佳的半导体制造方法，以解决上述使用含钛的硬掩模而在含氟自由基的存在时，在基材上产生颗粒沉淀的问题。

发明内容

本发明的主要目的是提供一种半导体工艺，其可于使用硬掩模的蚀刻工艺中，避免含氟颗粒生成于基材表面上，造成工艺缺陷。

依据本发明的半导体工艺包括下列步骤。提供一基材，其具有一硬掩模及位于硬掩模下方的下层。使用一含有氟自由基的等离子体蚀刻硬掩模及其下层。使用一可与氟自由基反应的气体对基材进行处理，从而使残留于基材表面上或周围氛围的氟自由基与气体反应，形成含氟化合物而移除。

于依据本发明的半导体工艺中，在使用例如钛或氮化钛硬掩模，以含有氟自由基的等离子体蚀刻硬掩模的下层材料之后，使用一可与氟自由基反应的气体进行处理(亦可称其为后处理)，以与残留的氟自由基反应，形成含氟化合物而被移除。如此，可防止现有技术中氟自由基与硬掩模的例如钛成分反应，于基材表面形成沉积的颗粒，造成工艺缺陷。

附图说明

图1及图2绘示的是现有技术的部分介层洞优先(partial-via-first)双镶嵌工艺的剖面示意图；

图3及图4绘示的是依据本发明的镶嵌工艺的一具体实施例的剖面示意图；

图5绘示的是依据本发明的镶嵌工艺的另一具体实施例的剖面示意图；

图6及图7绘示的是依据本发明的镶嵌工艺的又一具体实施例的剖面示意图；

图8显示现有技术的镶嵌工艺与依据本发明的镶嵌工艺的具体实施例所获得结果的SEM照片；

图9显示现有技术的镶嵌工艺与依据本发明的镶嵌工艺的具体实施例所获得结果的倾角(tilt)SEM照片。

主要元件符号说明

1、2、3、4基材 10 低介电常数介电层

12 下层铜导线 14 盖层

16 低介电常数介电层 18 硅氧盖层

20 硬掩模层 22 双镶嵌开口

24 沟渠开口 26 介层洞开口

28 盖层 30 介电层

32 导电层 34 盖层

36 介电层 38 底部抗反射层

39 光致抗蚀剂图案 40 硬掩模层

42 介层洞开口 44 沟渠凹口

46 部分介层洞 100 干蚀刻工艺

102 氟自由基移除处理步骤

具体实施方式

请参阅图3及图4，其绘示的是依据本发明的半导体工艺的一具体实施例的剖面示意图，是使用镶嵌工艺以做说明。其中仍沿用相同的符号来代表相同或类似的元件或区域。需强调的是，本发明并不仅限于图中所揭露者，凡使用硬掩模，特别是含有钛(Ti)成分的硬掩模，例如钛金属或氮化钛，并且使用含氟自由基气体进行蚀刻的工艺，例如，但不限于，若干镶嵌或是双镶嵌等工艺，均可使用本发明的方法。双镶嵌工艺尚可为，例如，沟渠优先(trench-first)、介层洞优先(via-first)、部分介层洞优先(partial via-first)等镶嵌工艺。

如图3所示，基材2可为半导体基材，包括有一底层或介电层30。在介电层30中形成有导电层32，例如铜导线。接着，依序在此介电层30及导电层32上，形成介电层36及硬掩模层40。硬掩模层40可包含有氮化钛(TiN)、钛金属、或是其他含钛的材料为其成分。硬掩模层40的厚度约介于250至450埃之间，优选介于300至350埃之间。根据本发明的优选实施例，介电层30、36可以是具有有机硅酸盐玻璃(organosilicate glass，OSG)等成分的低介电材料，这类有机硅酸盐玻璃是在二氧化硅或氧化硅中掺入碳或氢原子，使其具有约介于2至3之间的低介电常数值。

接下来在硬掩模层40上形成一光致抗蚀剂图案(未示出)，其具有一沟渠开口，定义出镶嵌导线的沟渠图案。接着，进行一干蚀刻工艺，经由光致抗蚀剂图案的沟渠开口蚀刻硬掩模层40，藉此形成一沟渠凹口。接着，利用氧气等离子体等方式去除剩下的光致抗蚀剂图案。

然后，利用硬掩模层40作为蚀刻硬掩模，进行一干蚀刻工艺100，向下蚀刻未被硬掩模层40覆盖到的介电层36，并继续蚀刻直到暴露出导电层32。前述用来去除介电层36的蚀刻工艺是采用含氟的混合气体等离子体，例如氟碳化物、惰性气体、及氮气所形成的混合气体等离子体，或是氟碳化合物、惰性气体、及氧气所形成的混合气体等离子体。

然后，如图4所示，使用一可与氟自由基结合而可被移除的气体等离子体进行氟自由基移除处理步骤102，即，通入气体等离子体至基材表面或周围氛围，以便使残留的氟自由基与气体等离子体反应而结合，形成化合物类或聚合物类产物，而随着装置的抽气系统被抽离基材表面或周围氛围。易言之，使用一气体等离子体，使其与氟自由基结合，以去除残留的氟自由基，可避免钛氟化合物或聚合物(例如Ti_xF_y)颗粒沉淀于基材上，造成工艺缺陷。经过氟自由基移除处理的晶片，可增长闲置时间(Q time)，例如可长达18小时，不会有不欲的颗粒形成。氟自由基移除处理可在与干蚀刻相同的反应室(chamber)内原位(in situ)进行，或是于同一机台内更换反应室进行，或是更换机台等等，并无特别限制。但是原位进行较为便利。进行氟自由基移除处理时，所使用的气体流量及反应时间，并无特别限制，以能充分与残留的氟自由基反应殆尽为佳。只要是能与氟自由基结合而可被移除的气体等离子体均可使用于本发明中以进行氟自由基移除处理，并无特别限制，例如一氧化碳(CO)、二氧化碳(CO₂)、碳氢化合物、及氰化氢(HCN)等等，均可使用。在使用可与氟自由基反应的气体进行处理之后，可进一步使用一对于基材为惰性的气体吹扫基材，以移除残留的可与氟自由基反应的气体。

接下来，可继续进行上层金属层的制作，例如阻障层的沉积、铜金属的电镀、化学机械抛光等等步骤，以形成镶嵌导线结构。

请参阅图5，其显示于上述的具体实施例中，基材3可还包括有一盖层34覆盖于介电层30及导电层32之上，并且硬掩模层40下方尚有一盖层28覆盖下方的介电层36的情形。

请参阅图6及7，其绘示的是依据本发明的半导体工艺的另一具体实施例的剖面示意图，其中仍沿用相同的符号来代表相同或类似的元件或区域。此具体实施例仍以一镶嵌工艺为例，主要特征在于本发明中进行一蚀刻后的处理以移除氟自由基。

首先，基材4上具有一底层或介电层30。在介电层30中形成有导电层32，例如铜导线，并且覆盖有一盖层34，盖层34可举例为掺杂氮的碳化硅(SiCN)的材料，厚度约为300至800埃(angstrom)，优选约为500埃左右。但盖层34亦可以是其它的材料，例如，氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiCO)等。

接着，依序在盖层34上形成介电层36、盖层28、及硬掩模层40，或进一步形成底部抗反射层(未示出)。硬掩模层40、介电层30及36均如前述。

盖层28可为TEOS硅氧等材料，可利用等离子体加强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)技术沉积而成，具有较低碳含量，其中使用到四乙基氧硅烷(tetraethylorthosilicate，TEOS)作为前驱物以及氧气，且采用比较高的氧气对TEOS比值(O₂/TEOS ratio)。

接下来在硬掩模层40或底部抗反射层上形成一光致抗蚀剂图案(未示出)，其具有一沟渠开口，定义出镶嵌导线的沟渠图案。进行一干蚀刻工艺，经由光致抗蚀剂图案的沟渠开口蚀刻硬掩模层40直到盖层28，藉此形成一沟渠凹口。前述干蚀刻停止在盖层28中。接着，利用氧气等离子体等方式去除剩下的光致抗蚀剂图案以及底部抗反射层，暴露出剩下的硬掩模层40。

接着，如上述，可于基材4上另沉积一底部抗反射层(未示出)，使底部抗反射层填满沟渠凹口，并覆盖在硬掩模层40上。接着，再于底部抗反射层上形成一光致抗蚀剂图案，其具有一介层洞开口，位置恰好在沟渠凹口的正上方。上述的介层洞开口是利用现有的光刻技术形成。接着，利用光致抗蚀剂图案作为蚀刻掩模，进行干蚀刻工艺，经由介层洞开口蚀刻底部抗反射层、盖层28以及介电层36，藉此在介电层36上半部形成部分介层洞(partial via)。

接着，利用氧气等离子体等方式去除剩下的光致抗蚀剂图案以及底部抗反射层，并且暴露出已定义有沟渠凹口的硬掩模层40，如图6所示。

接着利用硬掩模层40作为蚀刻硬掩模，进行一干蚀刻工艺，向下蚀刻未被硬掩模层40覆盖到的盖层28以及介电层36，并同时经由部分介层洞继续蚀刻介电层36，直到暴露出部分的盖层34，藉此将先前形成的沟渠凹口以及部分介层洞图案转移至介电层36中，形成双镶嵌开口，其包括一沟渠开口以及一介层洞开口。

接着再利用LRM步骤，经由介层洞开口，将暴露出的盖层34去除，藉以暴露出导电层32。依据本发明的优选实施例，前述用来去除盖层34的蚀刻工艺是采用含氟烷的混合气体等离子体，例如：含四氟化碳(CF₄)的混合气体等离子体，例如：四氟化碳/一氧化氮、四氟化碳/二氧化氮、四氟化碳/氮气等，或是采用含氢的氟烷类气体等离子体，例如CH₂F₂或者CHF₃等离子体。

然后，如图7所示，进行一如前述的氟自由基移除处理步骤102，即，通入例如CO等离子体至基材表面或周围氛围，以便与残留的氟自由基反应，形成可能为氟碳化合物类、或聚合物类的产物，随着装置的抽气系统被抽离基材表面，以避免钛氟化合物或聚合物颗粒形成于基材上，造成工艺缺陷。

接下来，继续进行上层铜导线的制作，例如阻障层的沉积、铜金属的电镀、化学机械抛光等等步骤，形成镶嵌导线结构。

当使用CO等离子体进行氟自由基移除处理时，在进行氟自由基移除处理后，可进一步使用可与CO结合而可被移除的气体或等离子体、或对基材上各材料为无害的钝性携带气体，进行一残留CO移除处理。因为当基材表面残留有CO时，易与铜产生反应，形成CuCO₃，此并不为所欲，因此优选将残留的CO移除。此残留CO移除处理可便利的以原位(in situ)方式进行，但并不限于此，亦可更换机台或反应室。进行残留CO移除处理时，所使用的气体流量及反应时间，并无特别限制，以能充分与残留的CO反应殆尽或将残留的CO吹扫移除或携带(carry)离开为佳。只要是符合前述将CO移除的目的的气体或等离子体而对基板无害者均可使用，以便进行残留CO移除处理，并无特别限制。例如氢气(H₂)、氨气(NH₃)等等，均可使用。

图8显示一依据先前技术进行镶嵌工艺做为比较例与依据本发明的方法进行镶嵌工艺做为实施例所获得结果，经置放18小时后的SEM照片。图9显示其倾角(tilt)SEM照片。

于比较例中，于40毫托(mTorr)压力下，使用5sccm的C₄F₈、112sccm的CF₄、150sccm的Ar、6sccm的O₂，上板功率为1200瓦特、下板功率为250瓦特，气体流量比为50：50(中间：边缘)，进行蚀刻步骤42秒。接着，于50毫托(mTorr)压力下，使用400sccm的CF₄，上板功率为600瓦特、下板功率为250瓦特，气体流量比为90：10(中间：边缘)，进行衬垫层蚀除(LRM)步骤47秒。然后，于60毫托(mTorr)压力下，使用260sccm的N₂，上板功率为400瓦特，气体流量比为50：50(中间：边缘)，进行第一处理步骤10秒。再于60毫托(mTorr)压力下，使用260sccm的N₂，不开启上下板的功率，气体流量比为50：50(中间：边缘)，进行第二处理步骤10秒。如此获得的基材表面，会有颗粒沉淀发生，如图8及图9的左方SEM照片所示，可清楚看到经过18小时后的基材上有许多颗粒形成，经KLA缺陷扫描机台扫描基材表面，亦发现许多缺陷。

于依据本发明的实施例中，与上述比较例的步骤相同，但是在进行衬垫层蚀除(LRM)步骤后，进行第一处理步骤时，添加CO气体以处理。即，第一处理步骤是在60毫托(mTorr)压力下，使用100sccm的CO及260sccm的N₂取代比较例的260sccm的N₂，上板功率为400瓦特，气体流量比为50：50(中间：边缘)的条件下进行10秒。如此获得的基材表面，不会有颗粒沉淀发生，为正常无缺陷的情形，如图8及图9的右方SEM照片所示，经过18小时后的基材表面几乎没有颗粒沉淀，清楚显示依据本发明的方法经由CO处理的功效。由KLA缺陷扫描机台扫描基材表面，亦可知颗粒形成极少，几乎很干净。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1. 一种半导体工艺，包括：

提供基材，其具有硬掩模及位于该硬掩模下方的下层；

使用含有氟自由基的等离子体蚀刻该硬掩模及该下层；及

使用可与氟自由基反应的气体对该基材进行处理，从而使残留于该基材表面上或周围氛围的氟自由基与该气体反应，形成含氟化合物而移除。

2. 如权利要求1所述的半导体工艺，其中，该可与氟自由基反应的气体是以等离子体形式对该基材进行处理。

3. 如权利要求1所述的半导体工艺，其中，该硬掩模包括TiN。

4. 如权利要求1所述的半导体工艺，其中，该硬掩模由包括Ti金属或Ti化合物的材料所形成。

5. 如权利要求1所述的半导体工艺，其中，该可与氟自由基反应的气体是选自CO、CO₂、碳氢化合物、及HCN所组成的组群。

6. 如权利要求1所述的半导体工艺，其中，该形成含氟化合物而移除是以抽气方式移除。

7. 如权利要求1所述的半导体工艺，其中，该形成含氟化合物而移除是以洗涤方式移除。

8. 如权利要求1所述的半导体工艺，在使用该可与氟自由基反应的气体对该基材进行处理之后，进一步包括：

使用对于该基材为惰性的气体吹扫该基材，从而移除残留的该可与氟自由基反应的气体。

9. 如权利要求1所述的半导体工艺，其中，该下层包括第一介电层、形成在该第一介电层中的导电层、形成在该第一介电层及该导电层上的第二介电层，及该硬掩模位于该第二介电层上。

10. 如权利要求9所述的半导体工艺，其中，使用含有氟自由基的等离子体蚀刻该硬掩模及该下层，是使用含有氟自由基的等离子体于该硬掩模及该第二介电层中蚀刻出沟渠或介层洞，从而露出部分的该导电层。

11. 如权利要求10所述的半导体工艺，其中，该导电层包括Cu。

12. 如权利要求11所述的半导体工艺，其中，该可与氟自由基反应的气体是选自CO、CO₂、碳氢化合物、及HCN所组成的组群。

13. 如权利要求12所述的半导体工艺，在使用该可与氟自由基反应的气体对该基材进行处理之后，进一步包括：

使用对于该基材为惰性的气体吹扫该基材，从而移除残留的CO或CO₂。

14. 如权利要求13所述的半导体工艺，其中，该惰性的气体包括H₂、或NH₃。

15. 如权利要求9所述的半导体工艺，其中，该基材尚具有一盖层覆盖于该第一介电层及该导电层上。