JP5186086B2 - デュアル・ダマシン・パターニング・アプローチ - Google Patents
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Description
(好ましくは、パターンが形成された構造からなる)基板の上に誘電体層を堆積し、
所望ならばこの誘電体層の上にキャップ層を堆積し、
このキャップ層と前記誘電体層の中に第1のホール(孔)をエッチし、
前記第1のホールが完全に充填されるようにギャップ充填材料を堆積し、
前記ギャップ充填材料のレベルが前記誘電体層のレベルまたは前記キャップ層のレベルに等しくなるように、前記ギャップ充填材料を部分的に除去し、
前記誘電体層の上に、または、もし存在していれば前記キャップ層の上に、金属ハードマスク層を堆積し、
金属ハードマスク層の上に、結像材料(単数または複数)を堆積し、
前記結像材料の中に少なくとも1つの第1のパターンを形成し、
前記ハードマスク層の中の前記パターンを転写し(すなわち前記ハードマスクに開口部を設け)、
前記結像材料を除去し、
前記ギャップ充填材料を除去し、
前記誘電体層において前記第1のホールの上に第2のホール(孔)(11)をエッチする。
完全ビア・ファースト・アプローチに基づくデュアル・ダマシン構造のパターニングのための本発明の方法が詳細に説明される。この方法は、トレンチのパターニングの間でのフォトレジスト汚染を除くことに特徴づけられる。この方法は、さらに、トレンチ・エッチの間での誘電体材料へのプラズマ損傷を防止しまたは少なくとも最小にすることにおいて特徴づけられる。この方法は、図1A〜図1Lに図式的に示され、詳細に説明される。
完全ビア・ファースト・アプローチとは別の、部分的ビア・ファースト・アプローチに基づくデュアル・ダマシン構造のパターニングのための本発明に基づく方法が詳細に説明され、図7A〜7Mに説明される。この方法は、トレンチのパターニングの間でのフォトレジスト汚染を除くことに特徴づけられる。この方法は、さらに、トレンチのエッチの間での誘電体材料(およびビアの残りの部分)へのプラズマ損傷を防止しまたは少なくとも最小にすることにおいて特徴づけられる。
(例1)レジスト汚染を避けトレンチの側壁へのプラズマ損傷を減少する、基板の上でのデュアル・ダマシン構造の処理
― 10秒。CF4/O2の中のBARC開口。
― 15秒。Ar/O2/C4F8の中のビア・エッチ(ステップ1)。
― 20秒。Ar/N2/C4F8/CH2F2の中ビア・エッチ(ステップ2)。
― 10秒。C2/CF4の中のレジスト取り去り。
― 60秒。HBrの中でのレジスト処理。
― 13秒。HBr/O2の中でのBARC開口。
― 35秒。Cl2の中でのTaNハードマスクの開口。
― 25秒。SF6/O2の中でのレジストの取り去り。
― 40秒。Ar/C4F8/N2(酸素なし)の中でのSiOCエッチ。
− TaNハードマスクがすべてのアミンをブロックするので、レジスト汚染が避けられる。
− トレンチのエッチは、金属ハードマスクを基にしていて(選択的であって)、これにより、取り去り用プラズマによる低kの損傷を避け、(無酸素)トレンチ用化学物質の選択のための自由度を増している。こうして、パターニングの後での有効k値が基の値に非常に近いことが示された。
− トレンチのフォト材料のための金属加工が避けられる。
Claims (21)
- デュアル・ダマシン構造のパターニングの方法であって、
基板の上に誘電体層(5)を堆積し、
所望ならば、この誘電体層(5)の上にキャップ層(6)を堆積し、
このキャップ層(6)と前記誘電体層(5)に第1のホールをエッチし、
前記第1のホール(14)が完全に充填されるようにギャップ充填材料を堆積し、
前記ギャップ充填材料(7)のレベルが前記誘電体層(5)のレベルまたは前記キャップ層(6)のレベルに等しくなるように、前記ギャップ充填材料(7)を部分的に除去し、
前記誘電体層(5)の上に、または、もし存在していれば前記キャップ層(6)の上に、金属ハードマスク層(8)を堆積し、
金属ハードマスク層(8)の上に、結像材料(9,10)を堆積し、
前記結像材料(9,10)の中に少なくとも1つの第1のパターンを形成し、
前記ハードマスク層(8)の中に前記パターンを転写し、
前記結像材料(9,10)を除去し、
前記ギャップ充填材料(7)を除去し、
前記誘電体層(5)において前記第1のホール(14)の上に第2のホール(11)をエッチする工程を含み、
前記結像材料(10および所望ならば9)の除去と、前記ギャップ充填材料(7)の除去と、前記第2のホール(11)のエッチとが1ステップで実行される方法。 - 前記第1のホール(14)がビアであり、前記第2のホールがトレンチであることを特徴とする請求項1に記載された方法。
- 前記基板は、単独ダマシン・インターコネクト構造のパターンが形成された構造からなることを特徴とする請求項1に記載された方法。
- さらに、誘電体層(5)の堆積の前に、前記基板の上に誘電体バリア層(4)を堆積することを特徴とする請求項1に記載された方法。
- 前記ギャップ充填材料(7)の一部の除去は、ドライエッチ処理または化学的機械的研磨により行われることを特徴とする請求項1に記載された方法。
- 前記誘電体層において前記第1のホール(14)の上に前記第2のホール(11)をエッチした後で、さらに、銅拡散バリア層(12)と所望ならば銅シード層を、前記第1のホール(14)及び第2のホール(11)の側壁の上に堆積し、前記第1のホール(14)と第2のホール(11)の中に銅をめっきすることを特徴とする請求項1に記載された方法。
- 銅をめっきした後で、さらに、化学的機械的研磨を用いて、過剰の銅、および、この過剰の銅の下にある前記銅バリア層、銅シード層および残りの金属ハードマスク層を除去することを特徴とする請求項6に記載された方法。
- 前記誘電体材料(5)が、孔を有し、シリコンを含む誘電体材料であることを特徴とする請求項1に記載された方法。
- 前記誘電体材料(5)が、SiCO(H)材料であることを特徴とする請求項8に記載された方法。
- 前記ギャップ充填材料(7)が、少なくとも1つの有機化合物からなることを特徴とする請求項1に記載された方法。
- 前記有機化合物が、底部反射防止コーティング材料、ポリアリルスルフォン、ポリハイドロキシスチレンを基にした誘導体、ポリイミド、ポリエーテル特にポリアリレンエーテル、ポリ硫化アリレン、ポリ炭酸塩、エポキシ、エポキシアクル酸塩、ポリフェニレンなどのポリアリレン、ポリフェニレンビニレンなどのポリアリレンビニレン、ポリビニルカルバゾル、環式オレフィン及びポリエステルの中から選択されることを特徴とする請求項10に記載された方法。
- 前記金属ハードマスク層(8)がTaN層、TiN層、TaSiN層、TiSiN層、TiW層およびWN層の中から選択されることを特徴とする請求項1に記載された方法。
- 前記第2のホール(11)をエッチするときに、フルオロカーボンを含む無酸素プラズマを使用することを特徴とする請求項1に記載された方法。
- 前記フルオロカーボンがC4F8であることを特徴とする請求項13に記載された方法。
- 前記無酸素プラズマがさらに窒素および/またはアルゴンなどの不活性化合物を含むことを特徴とする請求項13に記載された方法。
- 前記結像材料(9,10)の除去と、前記ギャップ充填材料(7)の除去と、前記第2のホール(11)のエッチとが、水素を含む無酸素プラズマを使用することを特徴とする請求項1に記載された方法。
- 水素を含む前記無酸素プラズマがさらにフルオロカーボン化合物を含むことを特徴とする請求項16に記載された方法。
- 前記フルオロカーボンがCF4であることを特徴とする請求項17に記載された方法。
- 水素を含む前記無酸素プラズマがさらに窒素を含むことを特徴とする請求項17に記載された方法。
- フル・ビア・ファースト・パターニング法における請求項1に記載された方法の使用。
- パーシャル・ビア・ファースト・パターニング法における請求項1に記載された方法の使用。
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Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
US7521358B2 (en) * | 2006-12-26 | 2009-04-21 | Lam Research Corporation | Process integration scheme to lower overall dielectric constant in BEoL interconnect structures |
KR100858882B1 (ko) * | 2007-03-19 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
US7884019B2 (en) * | 2007-06-07 | 2011-02-08 | Texas Instruments Incorporated | Poison-free and low ULK damage integration scheme for damascene interconnects |
JP5067039B2 (ja) * | 2007-06-25 | 2012-11-07 | パナソニック株式会社 | 半導体装置の製造方法 |
US7781332B2 (en) * | 2007-09-19 | 2010-08-24 | International Business Machines Corporation | Methods to mitigate plasma damage in organosilicate dielectrics using a protective sidewall spacer |
US7800108B2 (en) | 2007-11-30 | 2010-09-21 | Nec Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device including optical test pattern above a light shielding film |
EP2194574B1 (en) * | 2008-12-02 | 2018-11-07 | IMEC vzw | Method for producing interconnect structures for integrated circuits |
US8349746B2 (en) * | 2010-02-23 | 2013-01-08 | Applied Materials, Inc. | Microelectronic structure including a low k dielectric and a method of controlling carbon distribution in the structure |
JP2012074608A (ja) * | 2010-09-29 | 2012-04-12 | Tokyo Electron Ltd | 配線形成方法 |
US20120100716A1 (en) * | 2010-10-20 | 2012-04-26 | Globalfoundries Singapore Pte., Ltd | Method to improve reliability (EM and TDDB) with post silylation plasma treatment process for copper damascene structures |
US8796150B2 (en) * | 2011-01-24 | 2014-08-05 | International Business Machines Corporation | Bilayer trench first hardmask structure and process for reduced defectivity |
US8383510B2 (en) * | 2011-03-04 | 2013-02-26 | Globalfoundries Inc. | Semiconductor device comprising metallization layers of reduced interlayer capacitance by reducing the amount of etch stop materials |
CN102420169A (zh) * | 2011-05-13 | 2012-04-18 | 上海华力微电子有限公司 | 通孔填充牺牲材料的超厚顶层金属双大马士革工艺 |
US9190316B2 (en) | 2011-10-26 | 2015-11-17 | Globalfoundries U.S. 2 Llc | Low energy etch process for nitrogen-containing dielectric layer |
KR20140083696A (ko) * | 2012-12-26 | 2014-07-04 | 제일모직주식회사 | 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스 |
US9006106B2 (en) * | 2013-03-14 | 2015-04-14 | Applied Materials, Inc. | Method of removing a metal hardmask |
US9793156B1 (en) * | 2016-09-12 | 2017-10-17 | International Business Machines Corporation | Self-aligned low resistance metallic interconnect structures |
US10734278B2 (en) * | 2018-06-15 | 2020-08-04 | Tokyo Electron Limited | Method of protecting low-K layers |
CN108962873B (zh) * | 2018-09-04 | 2023-07-04 | 长鑫存储技术有限公司 | 复合双大马士革结构及其制备方法 |
CN109920776A (zh) * | 2019-03-11 | 2019-06-21 | 德淮半导体有限公司 | 半导体工艺中用作牺牲材料的组合物及利用组合物的方法 |
FR3100377A1 (fr) * | 2019-08-30 | 2021-03-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Prise de contact sur du germanium |
US11289375B2 (en) | 2020-03-23 | 2022-03-29 | International Business Machines Corporation | Fully aligned interconnects with selective area deposition |
CN112687537B (zh) * | 2020-12-17 | 2024-05-17 | 北京北方华创微电子装备有限公司 | 金属硬掩膜刻蚀方法 |
CN113394080A (zh) * | 2021-05-10 | 2021-09-14 | 上海华力集成电路制造有限公司 | 双重图形工艺减少光刻胶中毒的方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6147009A (en) | 1998-06-29 | 2000-11-14 | International Business Machines Corporation | Hydrogenated oxidized silicon carbon material |
WO2000079586A1 (fr) * | 1999-06-24 | 2000-12-28 | Hitachi, Ltd. | Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur |
KR100346830B1 (ko) * | 1999-09-29 | 2002-08-03 | 삼성전자 주식회사 | 반도체장치의 전기적 연결 배선 제조방법 |
JP2001358218A (ja) * | 2000-04-13 | 2001-12-26 | Canon Inc | 有機膜のエッチング方法及び素子の製造方法 |
US6797633B2 (en) | 2000-11-09 | 2004-09-28 | Texas Instruments Incorporated | In-situ plasma ash/treatment after via etch of low-k films for poison-free dual damascene trench patterning |
US6455409B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Damascene processing using a silicon carbide hard mask |
US6861347B2 (en) * | 2001-05-17 | 2005-03-01 | Samsung Electronics Co., Ltd. | Method for forming metal wiring layer of semiconductor device |
US6713386B1 (en) | 2001-12-19 | 2004-03-30 | Lsi Logic Corporation | Method of preventing resist poisoning in dual damascene structures |
US6638871B2 (en) * | 2002-01-10 | 2003-10-28 | United Microlectronics Corp. | Method for forming openings in low dielectric constant material layer |
US6645864B1 (en) | 2002-02-05 | 2003-11-11 | Taiwan Semiconductor Manufacturing Company | Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning |
JP4243099B2 (ja) * | 2002-05-17 | 2009-03-25 | 三星電子株式会社 | 半導体素子の金属配線形成方法 |
JP2004023030A (ja) * | 2002-06-20 | 2004-01-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US7109119B2 (en) * | 2002-10-31 | 2006-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scum solution for chemically amplified resist patterning in cu/low k dual damascene |
US7129162B2 (en) | 2002-12-30 | 2006-10-31 | Texas Instruments Incorporated | Dual cap layer in damascene interconnection processes |
JP2004273483A (ja) * | 2003-03-05 | 2004-09-30 | Sanyo Electric Co Ltd | 配線構造の形成方法 |
US7030031B2 (en) * | 2003-06-24 | 2006-04-18 | International Business Machines Corporation | Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material |
JP4681217B2 (ja) * | 2003-08-28 | 2011-05-11 | 株式会社アルバック | 層間絶縁膜のドライエッチング方法 |
JP2007537602A (ja) * | 2004-05-11 | 2007-12-20 | アプライド マテリアルズ インコーポレイテッド | フルオロカーボン化学エッチングにおけるh2添加物を使用しての炭素ドープ酸化ケイ素エッチング |
KR100615088B1 (ko) * | 2004-07-05 | 2006-08-22 | 삼성전자주식회사 | 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법 |
US7196002B2 (en) * | 2004-08-09 | 2007-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of making dual damascene with via etch through |
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