CN113270319A - 半导体装置的形成方法 - Google Patents

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gate
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王参群
刘书豪
陈亮吟
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的形成方法，包括形成源极/漏极区以及与源极/漏极区相邻的栅极电极，形成硬遮罩于栅极电极上，形成底部遮罩于源极/漏极区上，其中栅极电极露出，并且对栅极电极上的硬遮罩执行氮化制程。在氮化制程期间，底部遮罩保留于源极/漏极区上，并且在氮化制程之后被移除。此方法还包括在移除底部遮罩之后形成硅化物于源极/漏极区上。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及一种半导体装置及其形成方法，特别是涉及一种氮等离子体掺杂制程(nitrogen plasma doping process)。
背景技术
半导体装置用于多种电子应用中，举例来说，像是个人电脑、移动电话、数码相机及其他电子设备。通常通过在半导体基板上方按顺序地沉积绝缘或介电层、导电层和半导体层的材料，并且通过微影(lithography)将各种材料层图案化，以形成电路组件及元件在半导体基板上而制造出半导体装置。
半导体产业通过不断地缩减最小部件(feature)的尺寸，而持续改善了各种电子组件(例如：晶体管、二极管、电阻器、电容器等)的积体密度，这使得更多组件可以被整合至指定的面积内。然而，随着最小部件的尺寸缩减，需要解决其所衍生出的额外问题。
发明内容
本公开提供一种半导体装置的形成方法，此方法包括：形成源极/漏极区以及与此源极/漏极区相邻的栅极电极，形成硬遮罩于此栅极电极上，形成底部遮罩于此源极/漏极区上，对此栅极电极上的此硬遮罩执行氮化制程，使得此底部遮罩在此氮化制程期间保留于此源极/漏极区上，移除此底部遮罩，以及形成硅化物于此源极/漏极区上。
本公开提供一种半导体结构的形成方法，此方法包括：形成第一源极/漏极区以及第二源极/漏极区、相邻于此第一源极/漏极区及此第二源极/漏极区的栅极电极，以及第一层间介电质(ILD)于此第一源极/漏极区与此第二源极/漏极区上，形成硬遮罩于此栅极电极上，此硬遮罩包括非晶硅，形成一开口穿过此第一层间介电质，此开口露出此第一源极/漏极区，形成底部遮罩于此第一源极/漏极区上，对此硬遮罩执行氮化制程，移除此底部遮罩，形成一第一硅化物层于此第一源极/漏极区上，以及形成一第二硅化物层于此硬遮罩上，平坦化此硬遮罩上的此第二硅化物层，此平坦化步骤从此硬遮罩移除此第二硅化物层，以及形成源极/漏极接触插塞于此第一硅化物层上。
本公开提供一种半导体装置，此装置包括：设置于基板上的金属栅极，相邻于此金属栅极的源极/漏极区，使得此源极/漏极区被硅化物覆盖，覆盖此金属栅极的第一硬遮罩，使得此第一硬遮罩包括非晶硅，并且使得第一硬遮罩还包括密度在约30％至约50％的范围的氮，以及覆盖此第一硬遮罩的第二硬遮罩。
附图说明
结合所附图式来阅读以下细节描述为理解本公开的最佳方式。应注意的是，根据业界中的标准惯例，各种特征未按比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可以任意地放大或缩小各种特征的尺寸。
图1-图7、图8A、图8B、图9A、图9B、图10、图11、图12A、图13A、图14、图15、图16、图17、图18以及图19为根据一些实施例的形成鳍式场效晶体管(Fin Field-EffectTransistor，FinFET)的中间阶段的透视图与剖面视图。
图12B根据一些实施例绘示所形成的氮轮廓。
图12C根据一些实施例绘示执行氮等离子体掺杂制程的细节。
图13B根据一些实施例绘示改变氮等离子体掺杂制程的布植能量的影响。
图13C根据一些实施例绘示改变氮等离子体掺杂制程的掺杂量的影响。
其中，附图标记说明如下：
10：晶圆
20：基板
22：浅沟槽隔离区
22A：顶面
24：鳍片
30：虚置栅极堆叠物
32：虚置栅极介电层
34：虚置栅极电极层
36：硬遮罩层
38：栅极间隔物
40：凹槽
42：外延区(源极/漏极区)
44：底部遮罩
46：第一接触蚀刻停止层
48：第一层间介电质
50：光阻
52：栅极介电质
54：金属栅极
56：替换栅极堆叠物
58，90：硬遮罩
60：接触开口
62：预先非晶化布植区
66：氮
72：硅化物区
74：硅化物薄层
76：源极/漏极接触插塞
88：栅极接触插塞
92：第二蚀刻停止层
94：第二层间介电质
96，98：导电部件
100：预先非晶化布植制程
200：氮化制程
8B-8B，9B-9B：线
T1，T2：厚度
H1，H2，H3，H4，H5，H6：高度
具体实施方式
以下内容提供了许多不同的实施例或范例，用于实施所提供之标的的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本公开实施例在不同范例中可重复使用参考数字及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，其中可能用到与空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语是为了便于描述图示中一个(些)元件或部件与另一个(些)元件或部件之间的关系，这些空间相对用语包含使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
根据一些实施例提供晶体管与其制造方法。根据一些实施例绘示形成晶体管的中间阶段。讨论了一些实施例的差异。在各种视图和说明性实施例中，用相同的元件符号来标示相同的元件。根据一些实施例，鳍式场效晶体管(FinFETs)的形成过程，包括p型FET与n型FET，可用来作为解释本公开的概念的例子。其他种类的晶体管，例如平面式晶体管，也可采用本公开的概念。根据本公开的一些实施例，施加氮化制程(例如氮等离子体掺杂制程)至硬遮罩(例如非晶硅(a-Si)牺牲层)。非晶硅牺牲层可用来作为栅极电极上的硬遮罩，以取代例如氮化硅(SiN)牺牲层。非晶硅牺牲层对于后续用来形成开口以露出源极/漏极区、以准备形成至源极/漏极区的金属接触件的蚀刻制程较不敏感。因此，栅极电极可具有较高的高度。
尽管相较于SiN牺牲层，非晶硅牺牲层对于源极/漏极接触件的蚀刻较不敏感，但非晶硅牺牲层可能更易于硅化。通常，源极/漏极区露出的部分被硅化以减少接触电阻。硅化制程可包括沉积例如钛的金属层，并退火以形成硅化物，例如在此示例中为TiSi。硅化物也可形成于非晶硅硬遮罩上，其可能导致随后的平坦化步骤移除更多的非晶硅材料，从而降低金属栅极的高度。降低金属栅极高度可能为不利的，因为其可能导致更高的栅极电阻。为了减少在非晶硅牺牲层上形成的硅化物的厚度，在非晶硅牺牲层上通过例如氮等离子体掺杂的制程来进行氮化。经氮化的非晶硅牺牲层导致在其上形成的硅化物厚度较小，同时在后续平坦化制程(例如化学机械研磨(CMP))中维持了使用非晶硅减少金属栅极高度损失的好处。在非晶硅牺牲层上方形成的硅化物厚度的减少可减少通过随后的平坦化制程所移除的材料的量，并且避免金属栅极高度的损失，从而改善装置功能。
图1-7、图8A、图8B、图9A、图9B、图10、图11、图12A、图13A、图14、图15、图16、图17、图18以及图19根据本公开的一些实施例绘示形成鳍式场效晶体管的中间阶段的透视图与剖面视图。
参照图1，其显示形成于晶圆10上的初始结构的透视图。晶圆10包括基板20。基板20可为半导体基板，其可为硅基板、硅锗基板或由其他半导体材料形成的基板。基板20可以掺杂有p型或n型杂质。可形成隔离区22，例如从基板20的顶面延伸到基板20中的浅沟槽隔离(Shallow Trench Isolation，STI)区。在相邻的浅沟槽隔离区22之间的部分基板20被称为鳍片或鳍片24。应当理解的是，图1中所示的两个鳍片24仅为说明目的，可使用更多或更少的鳍片24。根据一些实施例，鳍片24和浅沟槽隔离区22的顶面可为实质上彼此齐平。根据一些实施例，鳍片24是原始基板20的一部分，因此鳍片24的材料与基板20的材料相同。根据替代实施例，鳍片24是通过蚀刻浅沟槽隔离区22之间的部分的基板20以形成凹槽，并且执行外延步骤以在凹槽中再生长另一半导体材料而形成的置换条。因此，鳍片24可由与基板20不同的半导体材料形成。根据一些实施例，鳍片24由硅锗、碳化硅或III-V族化合物半导体材料形成。
浅沟槽隔离区22可以包括衬垫氧化物(未绘示)，衬垫氧化物可为通过基板20表面层的热氧化而形成的热氧化物。衬垫氧化物亦可为经沉积的氧化硅层，使用例如：原子层沉积(Atomic Layer Deposition，ALD)、高密度等离子体化学气相沉积(High-DensityPlasma Chemical Vapor Deposition，HDPCVD)或化学气相沉积(Chemical VaporDeposition，CVD)来形成。浅沟槽隔离区22亦可包括衬垫氧化物上的介电材料，其中介电材料可通过流动式化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)、旋转涂布等来形成。
参照图2，凹蚀浅沟槽隔离区22，使得鳍片24的顶部突出高于浅沟槽隔离区22的其余部分的顶面22A。可以使用干式蚀刻制程来执行蚀刻，其中使用氟化氢(HF3)和氨(NH3)作为蚀刻气体。在蚀刻制程期间，可产生等离子体。也可包括氩。根据替代实施例，使用湿式蚀刻制程来执行浅沟槽隔离区22的凹蚀步骤。例如，蚀刻化学品可包括氢氟酸(HF)。
在上述示例性实施例中，可以通过任何合适的方法来图案化鳍片。例如，可以使用一种或多种光微影制程(包括双重图案化或多重图案化制程)来图案化鳍片。通常，双重图案化或多重图案化制程结合了光微影和自对准制程，从而允许建立具有例如比使用单一、直接光微影制程可获得的间距更小的间距的图案。举例来说，在一个实施例中，在基板上方形成牺牲层并使用光微影制程进行图案化。使用自对准制程沿着图案化的牺牲层形成间隔物。接着，移除牺牲层，接着可使用剩余的间隔物或心轴(mandrel)来图案化鳍片。
参照图3，形成虚置栅极堆叠物30以延伸至鳍片24的顶面和侧壁上。虚置栅极堆叠物30可以包括虚置栅极介电层32和位于虚置栅极介电层32上的虚置栅极电极层34。应当理解的是，所绘示的四个虚置栅极堆叠物30仅为说明目的，可使用更多或更少的虚置栅极堆叠物30。可以使用例如多晶硅或其他材料来形成虚置栅极电极层34。每个虚置栅极堆叠物30亦可以在虚置栅极电极层34上方包括一个(或多个)硬遮罩层36。硬遮罩层36可以由氮化硅、氧化硅、碳氮化硅或其多层形成。虚置栅极堆叠物30可以跨过单个或多个鳍片24及/或浅沟槽隔离区22。虚置栅极堆叠物30也具有与鳍片24的长度方向垂直的长度方向。
接着，在虚置栅极堆叠物30的侧壁上形成栅极间隔物38。根据本公开的一些实施例，栅极间隔物38由例如氮化硅、碳氮化硅等介电材料形成，并且可以具有包括多个介电层的单层结构或多层结构。
执行蚀刻步骤以蚀刻未被虚置栅极堆叠物30和栅极间隔物38覆盖之鳍片24的部分，导致如图4所示的结构。在一些实施例中，凹蚀为等向性的，因此相邻于虚置栅极堆叠物30和栅极间隔物38的鳍片24的部分未被蚀刻。在其他实施例中，凹蚀为非等向性的，因此直接位于虚置栅极堆叠物30和栅极间隔物38下方的鳍片24的部分受到保护，而不会被蚀刻。根据一些实施例，经凹蚀的鳍片24的顶面可低于浅沟槽隔离区22的顶面22A。因此，在浅沟槽隔离区22之间形成凹槽40。凹槽40位于虚置栅极堆叠物30的相对侧上，且包括低于浅沟槽隔离区22的顶面的一些部分，以及高于浅沟槽隔离区22的顶面并且位于相邻的栅极堆叠物30之间的一些部分。
接着，执行外延制程以形成外延区42，其从凹槽40中保留的鳍片24的部分选择性地生长，从而形成图5中的结构。根据一些实施例，外延区42包括硅锗或硅。根据本公开的一些实施例，随着外延步骤的进行，可以原位(in-situ)掺杂例如硼、铟或镓的p型掺质至外延区42中。在外延区42完全填充凹槽40之后，外延区42开始水平地扩展，并且可以形成刻面(facet)。随着外延制程的进行，从相邻的凹槽生长的外延区42彼此融合以形成整合的外延区42。根据一些实施例，在外延区42的顶面变得平坦时完成外延区42的形成。根据本公开的其他实施例，在外延区42的顶面仍为波浪状(wavy)时完成外延区42的形成。在一些实施例中，气隙43位于外延区42的融合的刻面下方。在其他实施例中，外延区42填充浅沟槽隔离区22的顶面22A上方的空间。在本说明中，外延区42可替代地称为源极/漏极区42。
图6绘示形成第一接触蚀刻停止层(CESL)46和第一层间介电质(ILD)48之后的结构的透视图。第一接触蚀刻停止层46可以由氧化硅、氮化硅、碳氮化硅或类似者形成，且可使用CVD、ALD等方法来形成。第一层间介电质48可以包括介电材料，其通过例如FCVD、旋转涂布、CVD或其他沉积方法来形成。第一层间介电质48也可由介电材料形成，且可通过适合的方法来沉积，例如CVD、等离子体辅助化学气相沉积(Plasma-Enhanced CVD，PECVD)、或FCVD。介电材料可包括磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、硼掺杂磷硅酸盐玻璃(Boron-Doped Phospho-SilicateGlass，BPSG)、无掺杂硅化物玻璃(undoped silicate glass，USG)等。可使用其他通过任何可接受的制程所形成的绝缘材料。可以执行例如化学机械研磨(CMP)制程或机械研磨制程的平坦化制程以使第一层间介电质48、虚置栅极堆叠物30和栅极间隔物38的顶面彼此齐平。
接着，如图7所绘示，以替换栅极堆叠物56替换包括硬遮罩层36、虚置栅极电极层34和虚置栅极介电层32的虚置栅极堆叠物30，此替换栅极堆叠物56包括金属栅极54与栅极介电质52。当形成替换栅极堆叠物56时，首先以一道或多道蚀刻步骤移除图6中所示的硬遮罩层36、虚置栅极电极层34和虚置栅极介电质32，导致沟槽/开口形成于栅极间隔物38之间。鳍片24的顶面与侧壁露出于所得到的沟槽。
接着，形成(替换)栅极介电层52，其延伸至栅极间隔物38之间的沟槽中。根据本公开的一些实施例，每个栅极介电层52可包括界面层(IL)(并未单独显示)作为下部部分，其接触对应的鳍片24所露出的表面。界面层可包括例如氧化硅层的氧化层，其通过对鳍片24进行热氧化、化学氧化制程、或者沉积制程来形成，栅极介电层52亦可包括形成于界面层上的高介电常数介电层。此高介电常数介电层可包括高介电常数介电材料，例如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等。高介电常数介电材料的介电常数(k值)可大于3.9，且可大于约7.0。高介电常数介电层可形成为保形层，且延伸至鳍片24的侧壁上与栅极间隔物38的侧壁上。根据本公开的一些实施例，使用ALD或CVD来形成高介电常数介电层。
进一步参照图7，于栅极介电质52上方形成栅极电极54。栅极电极54可包括多个导电子层(sub-layers)，例如扩散阻障层、功函数层、导电填充材料等。虽然子层之间是可以彼此辨别的，但并未分开绘示子层。可使用一种或多种保形沉积方法来执行子层的沉积，例如ALD或CVD。举例来说，导电子层可包括扩散阻障层和于扩散阻障层上方的一层(或多层)功函数层。可以TiN来形成扩散阻障层，TiN可被(或未被)硅掺杂。功函数层决定了栅极的功函数，且包括以不同材料形成的至少一层，或多个层。根据对应的鳍式场效晶体管(例如p型鳍式场效晶体管)的需求来选择功函数层的材料。举例来说，当鳍式场效晶体管是p型鳍式场效晶体管时，功函数层可包括TaN层、于TaN层上方的TiN层、和于TiN层上方的TiAl层。在另一个示例中，当鳍式场效晶体管是n型鳍式场效晶体管时，功函数层可包括Ta、Al、C、O、及/或上述的组合。在沉积一层或多层功函数层之后形成阻障层，其可为另一层TiN层。
接着，沉积金属材料来填充栅极间隔物38之间的剩余沟槽。举例来说，可由钨或钴来形成金属材料。在后续的步骤中，执行例如化学机械研磨制程或机械研磨制程的平坦化步骤，使得第一层间介电质48上方的部分栅极介电层、导电子层、和金属材料被移除。如此一来，形成金属栅极电极54和栅极介电质52。栅极电极54和栅极介电质52统称为替换栅极堆叠物56。此时，替换栅极堆叠物56、栅极间隔物38、第一接触蚀刻停止层46、和第一层间介电质48的顶面实质上可为共平面。
根据一些实施例，图7也绘示了硬遮罩58的形成。硬遮罩58的形成可包括：执行蚀刻步骤来凹蚀栅极堆叠56，使得在栅极间隔物38之间形成凹槽，以介电材料(包括非晶硅)填充凹槽，接着执行平坦化制程(如化学机械研磨制程或机械研磨制程)来移除介电材料的多余部分。可包括形成非晶硅(a-Si)的硬遮罩58。可通过例如PECVD的制程来形成非晶硅硬遮罩58，此制程使用SiH4作为硅来源，并且流速为1至100sccm，时间区间在约20秒至约100秒的范围。以下将更详细讨论，在后续用来形成开口以露出源极/漏极区、以准备形成至源极/漏极区的金属接触件的蚀刻制程中，使用非晶硅取代氮化硅(SiN)牺牲层作为硬遮罩或牺牲层可减少栅极高度损失。举例来说，在后续形成至源极/漏极区的接触开口的蚀刻制程中，非晶硅相较于SiN具有较高的蚀刻选择性。较高的蚀刻选择性得以在后续的制程期间使用较薄的硬遮罩层以保护栅极堆叠物56，并且因此可以有较高的栅极高度。以下将更详细讨论，对非晶硅执行氮化制程以减少在接触件形成过程中的硅化量。
图8A与图8B绘示光阻50形成于硬遮罩58、栅极间隔物38、第一接触蚀刻停止层46、以及第一层间介电质48上。图8B绘示图8A中显示的结构的剖面图，其中从图8A中包含线8B-8B的垂直平面得到剖面图。使用光阻50以图案化第一层间介电质48与第一接触蚀刻停止层46以形成至外延区42的接触开口，如同以下关于第9图的叙述。
图8B绘示外延区42升高至鳍片24的上表面的上方一实施例。在其他实施例中，外延区42可与鳍片24的上表面齐平，或者从鳍片24的上表面凹陷。此外，在一些实施例中，可使用一层或多层额外的遮罩层(未绘示)。举例来说，在一些实施例中，可使用额外的遮罩层及/或抗反射涂层以加强图案化，并且在后续的蚀刻制程期间提供额外的保护。
图9A与图9B绘示接触开口60的形成。接触开口60的形成包含蚀刻第一层间介电质48以露出下方的第一接触蚀刻停止层46的部分，并且接着蚀刻第一接触蚀刻停止层46露出的部分以露出外延区42。可使用光微影技术将第一层间介电质48与第一接触蚀刻停止层46图案化。通常，光微影技术使用光阻材料(例如光阻50)，其被沉积、辐照(irradiate)(曝光)并且显影以移除部分光阻材料。在此实施例中，光阻50被图案化以露出第一层间介电质48的部分，在后续步骤中此部分将被移除以形成接触开口。
在蚀刻制程期间，部分的光阻50可能被消耗。举例来说，如图9B所示，光阻被移除，且硬遮罩58在所绘示的中间两个金属栅极54上的部分被蚀刻，造成硬遮罩58具有圆形轮廓。硬遮罩58的圆形顶部可具有高度H1，此高度在硬遮罩58的顶面以及与经蚀刻的栅极间隔物38的顶面齐平的表面之间测量，并且在约3nm至约7nm的范围。在此范围的高度H1提供足以接受氮掺质的区域。具有小于约3nm的高度的实施例可能不具有足够的高度以接受氮掺质。具有大于约7nm的高度的实施例可能具有太大的非晶硅厚度，需要在之后移除。
图9B更绘示只有在左侧与右侧的金属栅极54上的硬遮罩58的部分被移除。这可能由于在蚀刻制程期间只有一侧的光阻50露出。如图9B中所绘示，此效果可能导致硬遮罩58的侧壁的上部部分内凹(concave)。在形成接触开口60的过程中，外延区42的顶面可被蚀刻。在根据图9B的一些实施例中，外延区42的顶面与鳍片24的顶面齐平。在其他实施例中，外延区42的部分保留在与鳍片24的顶面齐平的表面上。在另外的实施例中，外延区42被凹蚀至低于鳍片24的顶面。
在此实施例中，接触开口60可具有深度H2，其从第一接触蚀刻停止层46与栅极间隔物的上表面测量，且在约29nm至约35nm的范围。使用非晶硅代替例如SiN作为硬遮罩58可减少硬遮罩58在此蚀刻制程中被蚀刻去除的厚度，其对于在随后的平坦化制程中保护下方的替换栅极堆叠物56可为有益的。根据本公开的一些实施例，如图8A中所绘示，栅极间隔物38通过第一接触蚀刻停止层46的一些剩余部分来与最接近的接触开口60隔开。根据其他实施例，栅极间隔物38的侧壁露出于接触开口60。
参照图10，可形成图案化的遮罩(未绘示)，其可用来覆盖一些装置区域，例如n型鳍式场效晶体管区，同时留下一些其他部分，例如露出以进行进一步制程(例如以上讨论的制程)的p型鳍式场效晶体管区，或者反之亦然。执行预先非晶化布植(pre-amorphizationimplantation或pre-amorphous implantation，PAI)制程100以在外延区42内形成预先非晶化布植(PAI)区62。根据一些实施例，布植硅或锗。根据一些实施例，布植惰性气体，例如氖、氩、氙、氡。布植区的晶格结构被预先非晶化布植制程100破坏，且预先非晶化布植区62被转换成非晶区。为了简洁起见，在后续的图式中并未显示预先非晶化布植区62。预先非晶化布植可提升后续被布植的掺质(例如硼)的活化，并且在布植过程避免或者减少由晶格结构引起的掺质的通道效应。
接着，可执行杂质(掺质)的布植。举例来说，根据关于p型鳍式场效晶体管的形成的实施例，可布植p型掺质，例如硼、镓及/或铟。根据关于n型鳍式场效晶体管的形成的其他实施例，可执行n型杂质(掺质)的布植。举例来说，可布植磷、砷及/或锑。根据其他实施例，在外延区域42的形成过程中以及在形成图案化遮罩的过程中以杂质原位掺杂外延区42，因此略过预先非晶化布植制程100以及p型或n型杂质(掺质)的布植。
参照图11，底部遮罩44形成于开口60的底面上，在随后的制程期间覆盖源极/漏极区42。在一些实施例中，底部遮罩44可包括一层或多层底部抗反射涂层(bottom anti-reflective coatings，BARCs)，例如非晶碳，并且以例如旋转涂布的制程来形成。在一实施例中，底部遮罩44通过涂布/蚀刻/涂布(coating/etch/coating，CEC)制程来形成，此制程包括在源极/漏极区42、非晶硅硬遮罩58及第一接触蚀刻停止层46上形成涂层，选择性地蚀刻非晶硅硬遮罩58及第一接触蚀刻停止层46上的涂层，以及形成额外的涂层，并且执行蚀刻直到达到所需要的底部遮罩44的厚度。在一实施例中，底部遮罩44具有在约15nm至约20nm的范围的厚度。在后续的氮化制程中，底部遮罩44可保护下方的源极/漏极区42不被氮破坏，如同关于图12A所述。具有在约15nm至约20nm的范围的厚度的底部遮罩44可具有足够的厚度以避免栅极间隔物38被后续的等离子体处理(例如以下关于图12A所描述的氮等离子体布植)所改变，亦可保护源极/漏极区42不被氮等离子体掺杂。具有小于约15nm的厚度的实施例可能不具有足够的厚度以避免栅极间隔物38被后续的等离子体处理所改变，或者不足以保护源极/漏极区42不被氮等离子体掺杂。具有大于约20nm的厚度的实施例可能会过度填充开口60，并且阻碍后续的氮等离子体掺杂。
接着，如图12A所绘示，对非晶硅硬遮罩58执行氮化制程200，以布植氮66至非晶硅硬遮罩58中。在一些实施例中，以氮等离子体掺杂制程执行氮化制程200。可在约1KeV至约5KeV的范围的布植能量以及在流速中约1×1015cm-2至约1×1017cm-2的掺质浓度(使用氮作为掺质)执行氮等离子体掺杂制程。在约1KeV至约5KeV的范围的布植能量以及约1×1015原子/cm2至约1×1017原子/cm2的流速掺质浓度可沿着非晶硅硬遮罩58的表面区域在非晶硅硬遮罩58中产生在约1×1022原子/cm3至约2.5×10-22原子/cm3的范围的氮浓度。在后续的硅化制程期间，在此范围中的浓度为硬遮罩58提供减少的或有限的硅化作用，从而限制硬遮罩58被移除的量，并且允许较高的栅极高度。非晶硅硬遮罩58中的氮浓度小于约1×1022原子/cm3可能导致氮化效果不足，使得减少非晶硅硬遮罩58的硅化作用的效果不足。非晶硅硬遮罩58中的氮浓度大于约2.5×1022原子/cm3可导致每小时产出的晶圆量(wafer perhour，WPH)较低的问题，并且增加生产成本。
再参照图12A，根据其他实施例，可利用去耦合等离子体氮化(decoupled plasmanitridation，DPN)制程，且使用氮气或NH3来执行氮化制程200。在一些实施例中，以在约50W至约1500W的范围的功率、约10mTorr至约400mTorr的范围的压力、以及约50秒至约70秒的范围的时间周期来执行去耦合等离子体氮化。在一些实施例中，以N2对N2与载气的总量为约0.1至约0.4的比例，并且以约10％至约30％的工作循环(duty cycle，DC)来执行去耦合等离子体氮化，其中工作循环为在执行去耦合等离子体氮化的期间，晶圆脉冲电压的活化时间对晶圆脉冲发生器的讯号的总周期的比例。在其他实施例中，以NH3对NH3与载气的总量约2.5％的比例以及约20％的工作周期来执行去耦合等离子体氮化。
在一些实施例中，氮化制程200实现氮布植，使得在经氮化的非晶硅硬遮罩58(包括N与Si原子)的所有原子中，在约6到8nm范围的深度处的氮原子的百分比大于约40％，从而使得经氮化的非晶硅硬遮罩58的性质接近SiN。较低的氮百分比及/或较浅的深度可能导致精准材料改性(precision material modification，PMM)的效果不足，使得非晶硅硬遮罩58的性质相较于SiN保持为更接近非晶硅，其在以下关于第13A至13C所叙述的后续制程中可能增加在经氮化的非晶硅硬遮罩58上的硅化的量。较高的氮百分比及/或较深的深度可能导致在经氮化的非晶硅硬遮罩58上形成较浅的硅化物。N-Si键结的深度对非晶硅硬遮罩58的总体高度的比例可在约40％至约50％的范围，从而使得经氮化的非晶硅硬遮罩58的特性与SiN相似。在后续的制程中，这可能减少在经氮化的非晶硅硬遮罩58上的硅化的量。较低的比例可能导致氮化不足，使得非晶硅硬遮罩58的性质相较于SiN保持为更接近非晶硅，其在后续制程中可能增加在经氮化的非晶硅硬遮罩58上的硅化的量。实现高于50％的比例可能导致较低的生产输出。在特定的实施例中，以约2KeV的布植能量以及约5×1016cm-2的掺质浓度(使用氮作为掺质)执行氮等离子体掺杂制程。在一些实施例中，包括TiSi的硅化物薄层74在后续制程中形成于非晶硅硬遮罩58上，如同以下参照图13A所讨论。可通过调整氮化制程200的布植能量及/或掺质浓度来控制硅化物薄层74的厚度，如同以下关于图13B与图13C所叙述。
图12B展示在氮化制程200中于非晶硅硬遮罩58中的溅射深度增加时的氮轮廓的比较，此氮化制程200以具有约2KeV至约5KeV的范围的布植能量及约1×1016cm-2至约1×1017cm-2的范围的氮浓度的氮等离子体掺杂制程执行。如图所示，具有至少2KeV的布植能量以及至少5×1016cm-2的氮浓度的氮等离子体掺杂在约6nm至约8nm范围的深度处可产生40％或者更多的N-Si键结。也显示SiN层中的N轮廓(N_SiN)作为比较。
图12C根据一实施例显示以氮等离子体掺杂制程执行氮化制程200的细节。在整个氮等离子体掺杂制程，可维持约为室温的温度(20℃至25℃)、500V的在制程期间用于将晶圆夹持在压板(platen)上的箝位电压(clamp voltage)以及1.8sccm的He背面冷却流(backside cooling flow)。对晶圆10的底部表面执行背面冷却流以在整个晶圆10上维持均匀的温度。
在初始的高真空(high vacuum，HiVac)步骤中，在容纳晶圆10的制程反应室中保持压力低于约1×10-2Torr的高真空。在后续的准备/调节步骤中，通过使约25sccm的Ar流流入制程反应室，制程反应室中的压力可提升为约10mTorr至约400mTorr，例如约20mTorr。准备/调节步骤可具有约10秒至约100秒的范围的持续时间。
在后续的等离子体冲击(strike)步骤中，约10sccm至约200sccm的范围的N2流进入制程反应室。约25sccm至约100sccm的Ar流持续在约10秒至约100秒的范围的时间区间。使用在电源供应处测得的约500W至约1500W的射频功率将反应室中的Ar与N2气体激发至等离子体态。等离子体冲击步骤可持续约0.1秒至约5秒的范围的持续时间。
在后续的布植步骤中，Ar气体流停止，而N2流在约25sccm至约100sccm的范围，且约1500W的射频功率持续约10秒至约60秒的范围的时间。施加偏压以执行氮等离子体布植至非晶硅硬遮罩58中，使用约2kV的晶圆脉冲电压、约100μs的脉冲长度以及约5000Hz的脉冲频率。在完成氮等离子体布植之后执行第二高真空步骤，在此步骤中停用(deactivate)N2流、偏压脉冲以及射频功率，并且制程反应室可能被抽真空至约1torr的高真空状态。
接着，参照图13A，移除底部遮罩44。可通过等离子体灰化(plasma ashing)来移除底部遮罩44，并使用适合的反应物种，例如氧或氟。然而，底部遮罩44可通过任何其他适合的制程来移除，例如干式蚀刻或湿式蚀刻。
再参照图13A，硅化物区72形成于源极/漏极区42上。通常，可通过沉积导电材料(未绘示)于源极/漏极区42上，并且退火以导致导电材料与源极/漏极区42反应来形成硅化物区72。举例来说，可通过CVD来沉积例如为钛、铜、铜合金、银、金、钨、钴、铝、镍等的导电材料。在一些实施例中，导电材料为钛，并且在约400℃的温度下、在约200秒至约300秒(例如约280秒)的持续时间内通过CVD来沉积。退火制程(例如快速热退火(rapid thermalanneal，RTA)或尖峰快速热回火(spike RTA))导致导电材料与源极/漏极区42的顶部部分反应，并且在源极/漏极区42上形成硅化物区72。可通过尖峰快速热回火执行退火制程，并在约400℃至约600℃的范围的温度下使用例如N2、H2、O2、及/或Ar的气体。在一些实施例中，导电材料为钛，且硅化物区包括TiSi。
进一步参照图13A，做为形成硅化物区72的副作用，可能形成硅化物薄层74于经氮化的非晶硅区58上。形成于源极/漏极区42上的导电材料亦可形成于非晶硅区58上，其亦可与导电材料反应并且形成硅化物薄层74，如图13A中所绘示。在一些实施例中，硅化物薄层74包括TiSi。使用氮等离子体掺杂制程执行氮化制程200(如同以上关于图12A至图12C所述)可避免或减少硅化物薄层74的生长。在一些实施例中，以布植能量为2KeV且流速剂量为5×1016cm-2的氮等离子体掺杂制程来执行氮化制程200，则硅化物薄层74在经氮化的非晶硅区58的顶面上可实现约4nm或者更小的厚度T1，而在经氮化的非晶硅区58的侧壁上可实现约2nm或者更小的厚度T2。实现硅化物薄层74的这些厚度可避免在去除硅化物薄层74的过程中，由于随后的平坦化制程移除金属栅极的顶部而导致的最终金属栅极高度的约2.5nm的损失。
图13B根据使用氮等离子体掺杂以进行氮化制程200的一实施例来绘示在各种布植能量下，氮对于硅化物薄层74的厚度的影响。特别地，图13B绘示在1KeV至5KeV的掺杂能量下使用浓度约5×1016cm-2的氮流速形成于非晶硅区58上的TiSi的厚度。当未执行氮等离子体掺杂时，硅化物薄层74的厚度(参照图13B的“TiSi厚度”)可在约
Figure BDA0002994426050000151
至约
Figure BDA0002994426050000152
的范围。当在1KeV至5KeV的掺杂能量下以约5×1016cm-2的氮掺质浓度执行氮等离子体掺杂时，硅化物薄层74的厚度可在约
Figure BDA0002994426050000154
至约
Figure BDA0002994426050000153
的范围。如图13B所示，提高布植能量至约2KeV以上可能对于硅化物薄层74的厚度仅有极少的影响。这可能是因为约5×1016cm-2的氮掺杂浓度导致在非晶硅硬遮罩58的表面上有足够的Si-N键结以实现小于
Figure BDA0002994426050000155
的TiSi厚度。因此，具有至少2KeV的布植能量为有利的，因为这可以最小化硅化物薄层74的厚度，并且在后续的平坦化制程之后保持替换栅极堆叠物56的高度。
图13C根据使用氮等离子体掺杂来进行的氮化制程200绘示改变氮的掺杂浓度对于硅化物薄层74的厚度的影响。特别地，图13C绘示在2KeV的掺杂能量下使用浓度约1×1016cm-2至约5×1016cm-2的氮流速形成于非晶硅硬遮罩上的TiSi的厚度。当未执行氮等离子体掺杂时，硅化物薄层74的厚度可在约
Figure BDA0002994426050000157
至约
Figure BDA0002994426050000156
的范围。当在2KeV的掺杂能量下以约1×1016cm-2的氮气掺杂浓度执行氮等离子体掺杂时，硅化物薄层74的厚度可在约
Figure BDA0002994426050000158
至约
Figure BDA0002994426050000159
的范围。当氮掺杂浓度提升至约5×1016cm-2时，硅化物薄层74的厚度减少至低于约
Figure BDA00029944260500001510
如图13C所示，增加氮掺杂浓度至约5×1016cm-2时，可通过将非晶硅硬遮罩58的性质改变为更接近SiN来在非晶硅硬遮罩58上实现较薄的TiSi的厚度。这是有利的，因为最小化硅化物薄层74的厚度可在后续的平坦化制程之后保持替换栅极堆叠物56的高度。
接着，如图14所示，执行例如化学机械研磨(CMP)的制程以移除经氮化的非晶硅硬遮罩58的顶部区域、光阻50的剩余部分、以及栅极间隔物38和第一接触蚀刻停止层46的上部部分。通过氮化制程200所实现的硅化物薄层74的下部厚度可允许平坦化制程从替换栅极堆叠物56的较高高度处执行，其减少替换栅极堆叠物56在平坦化制程损失材料的机率。相对于非晶硅硬遮罩58的剩余部分中的所有原子，所布植的氮66在非晶硅硬遮罩58的顶面处的浓度可在约40％至约50％的范围，并且在非晶硅硬遮罩58的底面处的浓度可在约20％至约30％的范围。经布植的氮66从非晶硅硬遮罩的顶面至非晶硅硬遮罩的底面可具有2.5×1022原子/cm2/nm的密度梯度。在平坦化制程之后，替换栅极堆叠物56(包括栅极电极54与栅极介电质52)与非晶硅硬遮罩58的剩余部分可具有在约25nm至约60nm的范围的总体高度H3，且非晶硅硬遮罩58的剩余部分可具有在约15nm至约25nm的范围的高度H4。替换栅极堆叠物56与非晶硅硬遮罩58的剩余部分的总体高度H3对非晶硅硬遮罩58的剩余部分的高度H4的比例可在约10：30至约20：20的范围。H3：H4的比例在约2：1至约1：1的范围为较有利的，因为这可以使得源极/漏极接触插塞76的高度较高，如同下文关于图15所述。H3：H4的比例大于约2：1可能导致栅极高度因为平坦化制程而损失。
接着，如图15所示，将导电材料填充至接触开口60中，接触设置于源极/漏极区42上的硅化物区72，以形成源极/漏极接触插塞76。源极/漏极接触插塞76可包括一层或多层。举例来说，在一些实施例中，源极/漏极接触插塞76包括通过例如CVD、ALD、无电沉积(electroless deposition，ELD)、PVD、电镀、或其他沉积技术来沉积的衬层与金属填充材料(未分别显示)。衬层(例如扩散阻障层、粘合层等)可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、钌、镍、或类似者。可执行平坦化制程(例如CMP)以从第一层间介电质48的表面移除多余的材料。剩余的衬层与导电材料在开口中形成源极/漏极接触插塞76。
在图16中，经氮化的非晶硅硬遮罩58被移除，且被硬遮罩90取代。硬遮罩90的材料可包括例如氮化硅(SiN)、氧化硅、碳化硅、碳氧化硅、氮氧化硅、类似者或上述的组合。可通过适合的制程来移除非晶硅硬遮罩58的部分，例如干式蚀刻。可通过例如CVD、PECVD、ALD、类似者、或上述的组合的制程来形成硬遮罩90。非晶硅硬遮罩58的部分被硬遮罩90取代，以避免在后续步骤中形成栅极接触插塞88时因非晶硅硬遮罩58的半导体非晶硅材料而引起短路，如以下的图17所绘示。硬遮罩90可具有在约10nm至约30nm范围的高度H5。经氮化的非晶硅硬遮罩58的剩余部分可具有在约10nm至约30nm范围的高度H6。在经氮化的非晶硅硬遮罩58的剩余部分的顶面的氮密度可在约40％至约50％原子百分比的范围。在经氮化的非晶硅硬遮罩58的剩余部分的底面的氮密度可在约20％至约30％的范围。
图17根据一些实施例绘示形成接触栅极电极54的栅极接触插塞88。可使用如同上文所述的形成源极/漏极接触插塞76的制程以及材料来形成栅极接触插塞88。为了说明目的，以在分开的制程中形成源极/漏极接触插塞76以及栅极接触插塞88为前提来讨论。在一些实施例中，可同时形成源极/漏极接触插塞76以及栅极接触插塞88。此外，虽然显示为形成于相同剖面中，应理解的是，每个源极/漏极接触插塞76以及栅极接触插塞88可形成于不同剖面中，其可避免接触件的短路。
在图18中，形成第二蚀刻停止层(CESL)92与第二层间介电质94。第二蚀刻停止层92可包括氮化硅、碳氮化硅、碳氧化硅、氮化碳等，或上述的组合，并且可以使用例如CVD、PECVD、ALD、或其他沉积技术来沉积。第二层间介电质94形成于第二蚀刻停止层92上，并且可包含(或者为)PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋转涂布玻璃(Spin-On-Glass)、旋转涂布聚合物(Spin-On-Polymers)、碳硅材料、上述的化合物、上述的复合物、类似者或上述的组合。可以使用旋转涂布、CVD、流动式CVD(FCVD)、PECVD、PVD、或另一种沉积技术来沉积第二层间介电质94。
在图19中，穿过第二蚀刻停止层92与第二层间介电质94形成导电部件96与98以分别接触栅极接触插塞88与源极/漏极接触插塞76。可使用可接受的光微影及蚀刻技术来穿过第二蚀刻停止层92与第二层间介电质94形成用于导电部件96与98的开口。可通过CVD、ALD、ELD、PVD、电镀、或其他沉积技术来沉积导电部件96与98。导电部件96与98可为(或者包含)钨、钴、铜、钌、铝、金、银、上述的合金、类似者、或上述的组合。导电部件96与98可为(或者可称为)接触件、插塞、金属插塞、导电线、导电垫、通孔、通孔-互连层(via-to-interconnect layer)(V0)等。
本公开的实施例具有一些有利的特征。可通过使用非晶硅硬遮罩取代SiN硬遮罩来实现较高的栅极高度。非晶硅硬遮罩的氮化可能减少形成于非晶硅硬遮罩上的硅化物的厚度，增加约2.5nm的最终金属栅极高度。这可以避免金属栅极高度在后续的平坦化制程中流失。可以等离子体掺杂制程执行氮化制程，并且氮等离子体掺杂的能量与剂量皆可被调整以最佳化非晶硅硬遮罩中的氮浓度，且避免非晶硅硬遮罩上形成硅化物。在本公开的一些实施例中，被布植于非晶硅硬遮罩的剩余部分中的氮保留于通过本文公开的方法所生产的装置中。
根据一实施例，一种半导体装置的形成方法包括形成源极/漏极区以及与此源极/漏极区相邻的栅极电极，形成硬遮罩于此栅极电极上，形成底部遮罩于此源极/漏极区上，对此栅极电极上的此硬遮罩执行氮化制程，使得此底部遮罩在此氮化制程期间保留于此源极/漏极区上，移除此底部遮罩，以及形成硅化物于此源极/漏极区上。在一实施例中，形成此硅化物的步骤还包括形成硅化物于此硬遮罩上，使得此硅化物于此源极/漏极区上的厚度大于此硅化物于此硬遮罩上的厚度。在一实施例中，执行此氮化制程包括执行氮等离子体掺杂制程。在一实施例中，此氮等离子体掺杂制程包括在约1KeV至约5KeV的范围的布植能量。在一实施例中，此氮等离子体掺杂制程包括约1×1016cm-2至约1×1017cm-2的氮剂量浓度。在一实施例中，此氮等离子体掺杂制程包括约100sccm的N2流以及约1500W的射频功率。在一实施例中，此氮等离子体掺杂制程包括约2kV的晶圆脉冲电压、约100μs的脉冲长度、以及约5000Hz的脉冲频率。在一实施例中，此氮等离子体掺杂制程包括以约10秒至约90秒的范围的时间区间执行布植。在一实施例中，此氮等离子体掺杂制程在约10mTorr至约400mTorr的范围的压力下执行。
根据另一实施例，一种半导体结构的形成方法包括形成第一源极/漏极区以及第二源极/漏极区、相邻于此第一源极/漏极区及此第二源极/漏极区的栅极电极，以及第一层间介电质(ILD)于此第一源极/漏极区与此第二源极/漏极区上，形成硬遮罩于此栅极电极上，此硬遮罩包括非晶硅，形成一开口穿过此第一层间介电质，此开口露出此第一源极/漏极区，形成底部遮罩于此第一源极/漏极区上，对此硬遮罩执行氮化制程，移除此底部遮罩，形成一第一硅化物层于此第一源极/漏极区上，以及形成一第二硅化物层于此硬遮罩上，平坦化此硬遮罩上的此第二硅化物层，此平坦化步骤从此硬遮罩移除此第二硅化物层，以及形成源极/漏极接触插塞于此第一硅化物层上。在一实施例中，此第二硅化物层包括TiSi。在一实施例中，在此氮化制程之后，此硬遮罩在约6nm至约8nm的范围的深度处包括大于40％的N-Si键结。在一实施例中，在此氮化制程之后，此硬遮罩在此硬遮罩的顶面处具有在约40％至约50％的范围的氮浓度。在一实施例中，在此氮化制程之后，此硬遮罩在此硬遮罩的底面处具有在约20％至约30％的范围的氮浓度。在一实施例中，形成此开口穿过此第一层间介电质的步骤包括蚀刻此硬遮罩以具有圆形顶部，此圆形顶部具有在约3nm至约7nm的范围的高度。
根据另一实施例，一种半导体装置，包括设置于基板上的金属栅极，相邻于此金属栅极的源极/漏极区，使得此源极/漏极区被硅化物覆盖，覆盖此金属栅极的第一硬遮罩，使得此第一硬遮罩包括非晶硅，并且使得第一硬遮罩还包括密度在约30％至约50％的范围的氮，以及覆盖此第一硬遮罩的第二硬遮罩。在一实施例中，此硅化物包括钛。在一实施例中，此第一硬遮罩在约6nm至约8nm的范围的深度处包括大于40％的N-Si键结。在一实施例中，此第一硬遮罩在该第一硬遮罩的顶面处具有在约40％至约50％的范围的氮浓度，以及其中此第一硬遮罩在此第一硬遮罩的底面处具有在约20％至约30％的范围的氮浓度。在一实施例中，此第一硬遮罩具有在约15nm至约25nm的范围的高度。
以上概述数个实施例的部件，使得在所属技术领域中具有通常知识者可以更加理解本发明实施例的面向。在所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。所属技术领域中具有通常知识者也应该理解到，此类等效的结构并未悖离本发明实施例的精神与范围，且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置的形成方法，此方法包括：
形成一源极/漏极区以及与该源极/漏极区相邻的一栅极电极；
形成一硬遮罩于该栅极电极上；
形成一底部遮罩于该源极/漏极区上；
对该栅极电极上的该硬遮罩执行一氮化制程，其中在该氮化制程期间，该底部遮罩保留于该源极/漏极区上；
移除该底部遮罩；以及
形成一硅化物于该源极/漏极区上。
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