JP2022019657A - 同じ仕事関数材料を使用する複合仕事関数層形成 - Google Patents

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欣怡 李
Shin Yi Li
正隆 洪
Zheng Long Hong
志安 徐
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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Abstract

【課題】同じ仕事関数材料を使用する複合仕事関数層形成方法及びデバイスを提供する。【解決手段】方法は、ゲート誘電体層を半導体フィン上に形成し、第１のアルミニウム含有前駆体を使用して第１のアルミニウム含有仕事関数層１７２Ａを堆積する。第１のアルミニウム含有仕事関数層は、ゲート誘電体層上にある。第２のアルミニウム含有仕事関数層１７２Ｂは、第１のアルミニウム含有前駆体と異なる第２のアルミニウム含有前駆体を使用して堆積される。第２のアルミニウム含有仕事関数層は、第１のアルミニウム含有仕事関数層上に堆積される。導電領域は、第２のアルミニウム含有仕事関数層上に形成される。【選択図】図２０

Description

この出願は、出願日が２０２０年７月１６日、名称が「ｎ－ＷＦＭＴｉＡｌＣの新規な共前駆体法」の米国仮出願第６３／０５２、６１２号の利益を主張し、この出願は、参照により本明細書に組み込まれる。
金属－酸化物－半導体（ＭＯＳ）デバイスは、通常、金属ゲートを含み、従来のポリシリコンゲートのポリ空乏効果を解決するために形成される。ポリ空乏効果は、印加された電界がゲート誘電体に近いゲート領域からキャリアを取り除き、空乏層を形成するときに発生する。ｎ－ドープポリシリコン層では、空乏層は、イオン化の非移動ドナー部位を含み、ｐ－ドープポリシリコン層では、空乏層は、イオン化の非移動アクセプタ部位を含む。空乏効果は、有効ゲート誘電体厚さが増加し、半導体の表面に反転層を生成しにくいことをもたらす。
金属ゲートは、ＮＭＯＳデバイス及びＰＭＯＳデバイスの異なる要件を満たすように、複数の層を含んでもよい。金属ゲートの形成は、通常、ダミーゲートスタックを除去してトレンチを形成し、トレンチに延在する複数の金属層を堆積し、金属領域を形成してトレンチの残りの部分を充填し、そして化学機械研磨（ＣＭＰ）プロセスを実行して金属層の余剰部分を除去することを含む。金属層の残りの部分及び金属領域は、金属ゲートを形成する。
金属ゲートは、仕事関数層を含む。従来より、ｎ型ＭＯＳデバイスの仕事関数層は、ＴｉＣｌ４で形成されてもよいＴｉＡｌＣと、トリエチルアルミニウム（ＴＥＡ）とで形成された。析出率限定のため、例えば、１０オングストローム以下の厚さの制御された厚さを有する極薄の仕事関数層を製造することは困難である。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の斜視図及び断面図である。 いくつかの実施形態にかかる異なる方法を使用して形成されるＴｉＡｌＣ層を有するサンプルを示す図である。 いくつかの実施形態にかかるＴｉＡｌＣサンプルにおけるアルミニウムの信号強度を示す図である。 いくつかの実施形態にかかるｎ型仕事関数層及び異なる位置での部分を示す図である。 いくつかの実施形態にかかるＦｉｎＦＥＴを形成するプロセスフローを示す図である。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、簡略さと明瞭性を目的としており、それ自体では、説明した様々な実施形態及び／又は構成の関係を示すものではない。
さらに、図に示されているように、１つの素子又は特徴と別の素子又は特徴との関係を説明しやすくするために、「下」、「下方」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
トランジスタ用の仕事関数層を形成する方法は、様々な実施形態に応じて提供される．本開示のいくつかの実施形態によれば、仕事関数層の形成は、（異なる組成物を有する）同じ仕事関数材料を形成するために使用される異なる前駆体を使用する２つ以上の堆積プロセスを含む。原子層堆積（ＡＬＤ）は、仕事関数層を形成するために使用しられてもよい。仕事関数層の下層は、より大きなサイクルあたり厚さ及び／又はより高いアルミニウムパーセンテージをもたらす可能性がある前駆体を使用して形成することができ、かつ上層は、より小さなサイクルあたり厚さ及び／又はより低いアルミニウムパーセンテージをもたらす可能性がある前駆体を使用して形成することができる。したがって、望ましくは、下層により多くのアルミニウムがある可能性があり、かつ仕事関数層の厚さは、適切に制御される。トランジスタを形成する中間段階は、いくつかの実施形態に応じて説明される。いくつかの実施形態のいくつかの変形例を議論する。様々なビュー及び例示的な実施形態を通して、同様の参照番号は、同様の要素を指定するために使用される。いくつかの実施形態によれば、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）の形成は、例として使用されて本開示の概念を説明する。平面トランジスタ及びゲートオールアラウンド（ＧＡＡ）トランジスタなどの他のタイプのトランジスタ及びデバイスも本開示の概念を採用する。さらに、ＴｉＡｌＣは、本開示の概念を採用して形成される他の材料を含む仕事関数層の一例として使用される。
図１－図６、図７Ａ、図７Ｂ、図８－図１６、図１７Ａ及び図１７Ｂは、本開示のいくつかの実施形態にかかるフィン電界効果（ＦｉｎＦＥＴ）トランジスタの形成における中間段階の断面図及び斜視図である。これらの図に示されるプロセスは、図２１に示されるプロセスフロー４００においても概略的に反映される。
図１において、基板２０が設けられる。基板２０は、バルク半導体基板、半導体オン絶縁体（ＳＯＩ）基板などの半導体基板であってもよく、それは、ドープされていても（例えば、ｐ型又はｎ型ドーパント）、ドープされていなくてもよい。半導体基板２０は、シリコンウェーハ１０などのウェーハの一部であってもよい。一般に、ＳＯＩ基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常、シリコン基板又はガラス基板上に設けられる。多層又は勾配基板などの他の基板も使用することができる。いくつかの実施形態では、半導体基板２０の半導体材料は、シリコンと、ゲルマニウムと、炭素ドープシリコン、ガリウム砒素、ガリウム燐、インジウム燐、インジウム砒素及び／又はアンチモン化インジウムを含有する化合物半導体と、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰを含有する合金半導体と、又はそれらの組み合わせとを含むことができる。
図１をさらに参照すると、ウェル領域２２は、基板２０に形成される。各プロセスは、図２１に示されるように、プロセスフロー４００におけるプロセス４０２として示される。本開示のいくつかの実施形態によれば、ウェル領域２２は、リン、ヒ素、アンチモンなどのｎ型不純物を基板２０注入することで形成されるｎ型ウェル領域である。本開示の他の実施形態によれば、ウェル領域２２は、ホウ素、インジウムなどのｐ型不純物を基板２０注入することで形成されるｐ型ウェル領域である。得られたウェル領域２２は、基板２０の頂面に延伸することができる。ｎ－タイプ又はｐ－タイプの不純物の濃度は、１０１８ ｃｍ－３以下であってもよく、例えば、約１０１７ｃｍ－３と約１０１８ｃｍ－３との間の範囲内である。
図２を参照すると、分離領域２４は、基板２０の頂面から基板２０内に延伸するように形成される。以下、分離領域２４はさらに、シャロートレンチアイソレーション（ＳＴＩ）領域として呼ばれる。各プロセスは、図２１に示されるように、プロセスフロー４００におけるプロセス４０４として示される。基板２０の隣接するＳＴＩ領域２４間の部分は、半導体ストリップ２６と呼ばれる。ＳＴＩ領域２４を形成するために、パッド酸化物層２８及びハードマスク層３０は、半導体基板２０上に形成され、パターニングされる。パッド酸化物層２８は、酸化ケイ素で形成される薄膜であってもよい。本開示のいくつかの実施形態に応じて、パッド酸化物層２８は、半導体基板２０の頂面を酸化する熱酸化プロセスにおいて形成される。パッド酸化物層２８は、半導体基板２０とハードマスク層３０との間の接着層として作用する。パッド酸化物層２８はさらに、ハードマスク層３０をエッチングするエッチストップ層として作用することができる。本開示のいくつかの実施形態に応じて、ハードマスク層３０は、例えば、低圧化学気相堆積法（ＬＰＣＶＤ）を使用して、窒化ケイ素で形成される。フォトレジスト（図示せず）は、ハードマスク層３０上に形成され、パターニングされる。図２に示されるように、次に、ハードマスク層３０は、パターニングされたフォトレジストをエッチングマスクとして使用してパターニングされてハードマスク３０を形成する。
次に、パターニングされたハードマスク層３０は、エッチングマスクとして使用されてパッド酸化物層２８及び基板２０をエッチングし、次に基板２０における得られたトレンチを誘電体材料で充填する。化学機械研磨（ＣＭＰ）プロセス又は機械研削プロセスなどの平坦化プロセスは、誘電体材料の余剰部分を除去するように実行され、かつ誘電体材料の残りの部分は、ＳＴＩ領域２４である。ＳＴＩ領域２４は、基板２０の表面層の熱酸化によって形成される熱酸化物であってもよいライン誘電体（図示せず）を含むことができる。ライナー誘電体はさらに、例えば、原子層堆積法（ＡＬＤ）、高密度プラズマ化学蒸着法（ＨＤＰＣＶＤ）又は化学蒸着法（ＣＶＤ）を使用して形成された堆積の酸化ケイ素層、窒化ケイ素層などであってよもい。ＳＴＩ領域２４はさらに、ライナー酸化物上の誘電体材料を含むことができ、誘電体材料は、流動性化学蒸着法（ＦＣＶＤ）、スピンオンコーティング法などを使用して形成されてもよい。ライナー誘電体上の誘電体材料は、いくつかの実施形態にかかるシリコン酸化物を含むことができる。
ハードマスク３０の頂面及びＳＴＩ領域２４の頂面は、実質的に互いに面一であってもよい。半導体ストリップ２６は、隣接するＳＴＩ領域２４の間である。本開示のいくつかの実施形態によれば、半導体２６は、元の基板２０の一部であり、したがって半導体ストリップ２６の材料は、基板２０と同じである。本開示の別の実施形態によれば、半導体ストリップ２６は、基板２０のＳＴＩ領域２４間の部分をエッチングして凹部を形成し、かつエピタキシを行ってリセスにおいて別の半導体材料を再成長させることで形成された置き換えストリップである。したがって、半導体ストリップ２６は、基板２０と異なる半導体材料で形成される。いくつかの実施形態によれば、半導体ストリップ２６は、シリコンゲルマニウム、シリコンカーボン又はＩＩＩ－Ｖ族化合物半導体材料で形成される。
図３を参照し、ＳＴＩ領域２４は、半導体ストリップ２６の頂部がＳＴＩ領域２４の残りの部分の頂面２４Ａよりも高く突出して突出フィン３６を形成するように、凹む。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４０６として示される。エッチングをドライエッチングプロセスを使用して行うことができ、ＮＦ３及びＮＨ３は、例えば、エッチングガスとして使用される。エッチングプロセス中に、プラズマを生成することができる。アルゴンも含まれる。本開示の別の実施形態によれば、ＳＴＩ領域２４への凹みは、ウェットエッチングプロセスを使用して行われる。エッチング化学物質は、例えば、ＨＦを含むことができる。
上記実施形態では、フィンは、任意の適切な方法によってパターニングされてもよい。例えば、フィンは、ダブルパターニングプロセス又はマルチパターニングプロセスを含む１つ以上のフォトリソグラフィプロセスを使用してパターニングされてもよい。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層は、除去され、残りのスペーサー又はマンドレルを使用してフィンをパターニングすることができる。
図４を参照し、ダミーゲートスタック３８は、（突出した）フィン３６の頂面及び側壁上に延在する。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４０８として示される。ダミーゲートスタック３８ｍａｙ含むダミーゲート誘電体４０（図７Ｂ） ａｎｄダミーゲート電極４２ｏｖｅｒダミーゲート誘電体４０．ダミーゲート電極４２は、ポリシリコン又はアモルファスシリコンを使用して形成されてもよく、かつ他の材料も使用されてもよい。ダミーゲートスタック３８のそれぞれはさらに、ダミーゲート電極４２上の１層の（又は複数層の）ハードマスク層４４を含むことができる。ハードマスク層４４は、窒化ケイ素、酸化ケイ素、炭窒化ケイ素又は多層のそれらの化合物で形成されてもよい。ダミーゲートスタック３８は、単一の又は複数の突出フィン３６及び／又はＳＴＩ領域２４を横切ってもよい。ダミーゲートスタック３８はさらに、突出フィン３６の長手方向に垂直な長手方向を有する。
次に、ゲートスペーサー４６は、ダミーゲートスタック３８の側壁に形成される。各プロセスも、図２１に示すように、プロセスフロー４００におけるプロセス４０８として示される。本開示のいくつかの実施形態によれば、ゲートスペーサー４６は、窒化ケイ素、炭窒化ケイ素等の誘電体材料で形成され、かつ単層の構造又は複数の誘電体層を含む多層の構造を有してもよい。
次に、エッチングプロセスを実行して、突出フィン３６の、ダミーゲートスタック３８及びゲートスペーサー４６で覆わられない部分をエッチングして、図５に示す構造を得る。各プロセスは、図２１に示すように、プロセスフロー４００においてプロセス４１０として示される。凹みは、異方性であってもよく、したがってフィン３６の、ダミーゲートスタック３８及びゲートスペーサー４６の直下の部分は、保護され、エッチングされない。いくつかの実施形態によれば、凹んだ半導体ストリップ２６の頂面は、ＳＴＩ領域２４の頂面２４Ａより低いことができる。凹部５０は、それに応じて形成される。凹部５０は、ダミーゲートスタック３８の対向する側面に位置する部分及び突出フィン３６の残りの部分の間の部分を含む。
次に、エピタキシ領域（ソース／ドレイン領域）５２は、凹部５０において半導体材料選択的に成長させることで形成されて、図６における構造を得る。各プロセスは、図２１に示すように、プロセスフロー４００においてプロセス４１２として示される。得られたＦｉｎＦＥＴがｐ型ＦｉｎＦＥＴであるか又はｎ型ＦｉｎＦＥＴであるかに応じて、ｐ型又はｎ型不純物は、エピタキシーの進行に伴ってその場ドーピングされてもよい。例えば、得られたＦｉｎＦＥＴがｐ型ＦｉｎＦＥＴである場合、シリコンゲルマニウムホウ素（ＳｉＧｅＢ）、シリコンホウ素（ＳｉＢ）などは、成長することができる。逆に、得られたＦｉｎＦＥＴがｎ型ＦｉｎＦＥＴである場合、シリコンリン（ＳｉＰ）、シリコンカーボンリン（ＳｉＣＰ）などは、成長することができる。凹部５０がエピタキシ領域がエピタキシ領域５２で充填された後、エピタキシ領域５２のさらなるエピタキシャル成長により、エピタキシ領域５２は、水平方向に拡張し、かつファセットは、形成される。エピタキシ領域５２のさらなる成長によりさらに、隣接するエピタキシ領域５２は、互いに融合する。ボイド（エアギャップ）５３は、生成されてもより。
エピタキシプロセス後、エピタキシ領域５２にさらにｐ型又はｎ型不純物を注入して、参照符号５２で表されるソース及びドレイン領域を形成する．本開示の別の実施形態によれば、エピタキシ領域５２がエピタキシ中にｐ型又はｎ型不純物でその場でドーピングされる場合に、注入プロセスは、スキップされる。
図７は、コンタクトエッチングストップ層（ＣＥＳＬ）５８及び層間誘電体（ＩＬＤ）６０形成後の構造の斜視図である。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４１４として示される。ＣＥＳＬ５８は、酸化ケイ素、窒化ケイ素、炭窒化ケイ素などで形成されてもよく、かつＣＶＤ、ＡＬＤなどで形成されてもよい。ＩＬＤ６０は、例えば、ＦＣＶＤ、スピンオン塗布法、ＣＶＤ又は別の堆積法を使用して形成された誘電体材料を含むことができる。ＩＬＤ６０は、前駆体としてのテトラエチルオルトシリケート（ＴＥＯＳ）、リンケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ホウ素ドープのリンケイ酸ガラス（ＢＰＳＧ）等を使用して形成された酸化ケイ素ベースの材料であってもよい酸素含有誘電体材料で形成されてもよい。ＣＭＰプロセス又は機械的研削プロセスなどの平面化プロセスを実行してＩＬＤ６０、ダミーゲートスタック３８及びゲートスペーサー４６を互いに面一にする。
図７Ｂは、ｎ型ＦｉｎＦＥＴ及びｐ型ＦｉｎＦＥＴ形成中の中間構造体の断面図である。ｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴの断面図のいずれかは、図７Ａの線７Ｂ－７Ｂを含む垂直面から得られた断面図に対応することができる。ｎ型ＦｉｎＦＥＴは、デバイス領域１００Ｎ内に形成され、ｐ型ＦｉｎＦＥＴは、デバイス領域２００Ｐ内に形成される．Ｎ型ＦｉｎＦＥＴの特徴をｐ型ＦｉｎＦＥＴの特徴から区別するために、Ｎ型ＦｉｎＦＥＴの特徴は、図７Ａにおける対応する特徴の参照符号及び番号１００を使用して表すことができ、かつｐ型ＦｉｎＦＥＴの特徴は、図７Ａにおける対応する特徴の参照記号及び番号２００Ｐを使用して表すことができる。例えば、図７Ｂにおけるソース／ドレイン領域１５２及び２５２は、図７Ａにおけるソース／ドレイン領域５２に対応し、かつ図７Ｂにおけるゲートスペーサ１４６及び２４６は、図７Ａにおけるゲートスペーサー４６に対応する。ｎ型ＦｉｎＦＥＴ及びｐ型ＦｉｎＦＥＴにおける対応する特徴は、共通のプロセスにおいて形成されてもよい。
図７Ａ及び図７Ｂに示される構造が形成されると、図８－１６に示されるプロセスのように、ハードマスク層４４、ダミーゲート電極４２及びダミーゲート誘電体４０を含むダミーゲートスタックは、金属ゲート及び置き換えゲート誘電体で置き換えられる。図８－図１６において、ＳＴＩ領域２４の頂面１２４Ａ及び２２４Ａは、図示され、かつ半導体フィン１３６及び２３６は、それぞれ頂面１２４Ａと２２４Ａより高く突出する。
置き換えゲートを形成するために、図７Ａ及び７Ｂに示すようなハードマスク層４４、ダミーゲート電極４２及びダミーゲート誘電体４０は、除去されて、図８に示すようなトレンチ１６２及び２６２を形成する。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４１６として示される。突出フィン１３６と２３６の上面及び側壁は、それぞれトレンチ１６２と２６２に露出する。
図９を参照し、ゲート誘電体１６８及び２６８は、形成され、それぞれトレンチ１６２と２６２に延在する。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４１８として示される。本開示のいくつかの実施形態によれば、ゲート誘電体は、突出フィン１３６と２３６との露出面にそれぞれ形成された界面層（ＩＬｓ）１６４と２６４を含む。ＩＬｓ１６４及び２６４ｍａｙはシリコン酸化層などの酸化物層を含み、突出フィン１３６及び２３６の熱酸化、化学酸化プロセス又は堆積プロセスによって形成される。ゲート誘電体はさらに、対応するＩＬｓ１６４及び２６４上の高ｋ誘電体層１６６及び２６６を含むことができる。高ｋ誘電体層１６６及び２６６は、酸化ハフニウム、酸化ランタン、酸化アルミニウム、酸化ジルコニウムなどの高ｋ誘電体材料で形成されてもよい。高ｋ誘電体材料の誘電率（ｋ値）は、３．９よりも大きく、かつ約７．０以上よりも大きいことができる。高ｋ誘電体層１６６及び２６６は、コンフォーマル層として形成され、かつそれぞれ突出フィン１３６及び２３６の側壁とゲートスペーサー１４６及び２４６の頂面及び側壁との上で延在する。本開示のいくつかの実施形態によれば、高ｋ誘電体層１６６及び２６６は、ＡＬＤ又はＣＶＤを使用して形成される。
図１０をさらに参照し、ｐ型仕事関数層１６９及び２６９は、堆積される。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４２０として示される。ｐ型仕事関数層１６９及び２６９は、堆積によって形成され、かつ同時に堆積される。ｐ型仕事関数層２６９の水平部分の水平厚さ及び垂直方向の垂直厚さが、例えば、約１０パーセントより小さい変動で、互いに等しいか又は実質的に互いに等しいように、堆積をＡＬＤ又はＣＶＤなどのコンフォーマル堆積法を用いて行う。本開示のいくつかの実施形態によれば、ｐ型仕事関数層１６９と２６９はそれぞれ、トレンチ１６２と２６２内に延在し、かつＩＬＤ６０上のいくつかの部分を含む。
Ｐ型仕事関数層１６９及び２６９は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＷＣＮ、ＭＯＣＮ又はそれらの組み合わせで形成されてもよい。本開示のいくつかの実施形態によれば、ｐ型仕事関数層１６９及び２６９のそれぞれは、ＴｉＮ又は他の上記材料などの均質な材料で形成された単層である。
図１１を参照し、エッチングマスク７０は、ｐ型仕事関数層１６９及び２６９に形成される。エッチングマスク７０は、底部反射防止膜（ＢＡＲＣ）７０Ａ及びＢＡＲＣ７０Ａ上のフォトレジスト７０を含むことができる。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４２２として示される。本開示のいくつかの実施形態によれば、ＢＡＲＣ７０Ａは、架橋されたフォトレジストで形成される。次に、フォトレジスト７０Ｂは、デバイス領域１００Ｎにおけるフォトレジスト７０Ｂの部分が除去され、かつデバイス領域２００Ｐにおけるフォトレジスト７０Ｂの部分が残るように、適用され、パターニングされる。
いくつかの実施形態によれば、フォトレジスト７０Ｂは、リソグラフィーマスク（図示せず）を使用する露光、次にデバイス領域１００Ｎにおけるフォトレジスト７０Ｂの部分を除去するための現像プロセスによってパターニングされる。次に、ｐ型仕事関数層１６９を露光っせるように、デバイス領域１００ＮのＢＡＲＣ７０Ａの部分は、エッチングプロセスにおいて除去される。
次に、エッチングプロセス７１を実行してｐ型仕事関数層１６９をエッチングする。その結果、高ｋ誘電体層１６６は、明らかになる。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４２４として示される。得られた構造は、図１２に示される。フォトレジスト及び／又はＢＡＲＣ７０Ａは、エッチングマスクとして使用されてエッチングプロセス中にｐ型仕事関数層２６９を保護する。本開示のいくつかの実施形態によれば、エッチングプロセスは、ウェットエッチングプロセスによって実行される。例えば、ｐ型仕事関数層１６９がＴｉＮで形成される場合、エッチング化学物質は、アンモニア（ＮＨ３）、過酸化水素（Ｈ２Ｏ２）及び水を含有する化学溶液を含むことができる。別の実施形態によれば、ドライエッチングプロセスをしようしてもよい。図１３に示すように、エッチングプロセス後、エッチングマスク７０は、除去され、かつｐ型仕事関数層２６９は、露光する。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４２６として示される。
図１４は、共通の堆積プロセスにおけるｎ型仕事関数層１７２Ａ及び２７２Ａの堆積を示す図である。記載全体を通して、ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積プロセスは、仕事関数層の第１の堆積プロセスと呼ばれる。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４２８として示される。ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積は、第１の前駆体を使用して行われる。いくつかの実施形態によれば、ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積は、ＡＬＤプロセス又はＣＶＤプロセスを使用して行われる。第１の前駆体は、金属含有前駆体及びアルミニウム含有前駆体を含むことができる。金属含有の前駆体は、ＴｉＣｌ４、ＴａＣｌ５などを含む。アルミニウム含有前駆体は、トリエチルアルミニウム（ＴＥＡ）及びトリタートブチルアルミニウム（ＴＴＢＡ）を含むことができるが、これらに限定されない。得られたｎ型仕事関数層１７２Ａ及び２７２Ａは、金属含有前駆体に依存して、ＴｉＡｌＣ又はＴａＡｌＣ層である。ＡＬＤが採用される場合、ＡＬＤサイクルは、金属含有前駆体をパルシングし、金属含有前駆体をパージングし、アルミニウム含有前駆体をパルシングし、そしてアルミニウム含有前駆体をパージングすることを含む。ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積は、単一のＡＬＤサイクルだけ、又は複数のＡＬＤサイクルを含むことができる。
いくつかの実施形態によれば、ＡＬＤプロセスを約３００℃と約５００℃との間の範囲内の温度で実行し、前駆体の圧力は、約０．５トルと約４０トルとの間の範囲内であってもよい。堆積厚さ／ＡＬＤサイクル（以下、サイクルごとの厚さという）であるＡＬＤプロセスの堆積速度は、約２Åと約１０Åとの間の範囲内出会ってもよい。堆積速度は、ウェーハ温度、前駆体のタイプなどを含むが、これらに限定されない様々な要因によって影響を受ける。ウェーハ温度が上昇すると、堆積速度も上昇する。例えば、ＴｉＣｌ４及びＴＥＡが前駆体として使用される場合、堆積速度は、水温度が３００℃である場合に約１．８９Å／ＡＬＤサイクルであり、水温度が３６０℃である場合に約３．８５Å／ＡＬＤサイクルであり、及び水温度が４５０℃である場合に約１０．２９Å／ＡＬＤサイクルである。ＴｉＣｌ４及びＴＴＢＡが前駆体として使用される場合、堆積速度は、水温度が３００℃である場合に約０．９Å／／ＡＬＤサイクルであり、水温度が３６０℃である場合に約１．５Å／／ＡＬＤサイクルであり、及び水温度が４５０℃である場合に約２．０Å／ＡＬＤサイクルである。
図１５は、ｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積を示す図である。記載全体を通して、ｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積プロセスは、仕事関数層の第２の堆積プロセスと呼ばれる。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４３０として示される。ｎ型仕事関数層１７２Ｂ及び２７２Ｂは、ｎ型仕事関数層１７２Ａ及び２７２Ａと同様の素子（例えば、Ｔｉ、Ａｌ及びＣ）で形成されるか又はそれらを含む。しかしながら、ｎ型仕事関数層１７２Ｂ及び２７２Ｂにおける素子の原子百分率は、ｎ型仕事関数層１７２Ａ及び２７２Ａにおける対応する素子の原子百分率と異なる。記載全体を通して、２つの材料が異なる素子を有するか、又は同じ素子を有するが、異なる原子百分率を有する場合、２つの材料は、異なる組成物を有すると呼ばれる。例えば、ｎ型仕事関数層１７２Ｂ及び２７２Ｂにおけるアルミニウムの原子百分率は、ｎ型仕事関数層１７２Ａ及び２７２Ａにおけるアルミニウムの原子百分率よりも低いことができる。記載全体を通して、ｎ型仕事関数層１７２Ａ及び１７２Ｂは、ｎ型仕事関数層１７２として一括呼ばれ、かつｎ型仕事関数層２７２Ａ及び２７２Ｂは、ｎ型仕事関数層２７２として一括呼ばれる。
ｎ型仕事関数層の第２の堆積プロセスを、第１の堆積プロセスにおいて使用される第１の前駆体と異なる第２の前駆体を使用して実行する。いくつかの実施形態によれば、第２の堆積プロセスをＡＬＤプロセス又はＣＶＤプロセスを使用して実行する。いくつかの実施形態によれば、第２の前駆体は、金属含有前駆体及びアルミニウム含有前駆体を含むことができる。金属含有の前駆体は、ＴｉＣｌ４、ＴａＣｌ５などを含む。さらに、第２の前駆体における金属含有前駆体は、例えば、ＴｉＣｌ４が第１の前駆体に使用され、ＴｉＣｌ４又はＴａＣｌ４が第２の前駆体として使用される場合に、第１の前駆体における金属含有前駆体と同様であるか又は異なることができる。アルミニウム含有前駆体は、ＴＴＢＡ及びトリメチルアルミニウム（ＴＭＡ）のうちの、両方ではなく、１つを含むことができる。得られたｎ型仕事関数層１７２Ｂ及び２７２Ｂは、前駆体に依存して、ＴｉＡｌＣ又はＴａＡｌＣ層である。ＡＬＤが採用される場合、ＡＬＤサイクルはさらに、金属含有前駆体をパルシングし、金属含有前駆体をパージングし、アルミニウム含有前駆体をパルシングし、そしてアルミニウム含有前駆体をパージングすることを含む。ｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積は、単一のＡＬＤサイクルだけ、又は複数のＡＬＤサイクルを含むことができる。
いくつかの実施形態によれば、ｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積は、その間に真空破壊なしで、ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積によってその場で実行される。ＡＬＤプロセスを約３００℃と約５００℃との間の範囲内の温度で実行することができる。前駆体の圧力は、約０．５トルと約４０トルとの間の範囲内であってもよい。ＡＬＤプロセスの堆積速度は、約２Åと約１０Åとの間の範囲内であってもよい。いくつかの実施形態によれば、ＴｉＣｌ４及びＴＭＡが前駆体として使用される場合、堆積速度は、水温度が３００℃である場合に約１Å／ＡＬＤサイクルであり、水温度が３６０℃である場合に約１．３２Å／ＡＬＤサイクルであり、及び水温度が４５０℃である場合に約２．０６Å／ＡＬＤサイクルである。いくつかの実施形態によれば、堆積が第１の堆積プロセスから第２の堆積プロセスへ迅速に進むことができるように、第２の堆積プロセスにおけるウェーハ温度は、第１の堆積プロセスにおけるウェーハ温度と同じである。別の実施形態によれば、第１及び第２の堆積プロセスにおける堆積速度がウェーハ温度の調整によって正確に調整できるように、第２の堆積プロセスにおけるウェーハ温度は、第１の堆積プロセスにおけるウェーハ温度よりも高いか又は低い。
いくつかの実施形態によれば、ｎ型仕事関数層１７２Ｂの堆積速度（厚さ／サイクル）がｎ型仕事関数層１７２Ａの堆積速度よりも小さいように（同じウェーハ温度を使用すると仮定）、ｎ型仕事関数層１７２Ａを堆積しｎ型仕事関数層１７２Ｂを堆積する第１の前駆体を選択する。層２７２Ａ及び２７２Ｂが層１７２Ａ及び１７２Ｂよりも対応するｐ型ＦｉｎＦＥＴの仕事関数（したがって、閾値電圧）への影響が小さいため、層２７２Ａ及び２７２Ｂの特性が以下の議論では言及されないが、それらの効果が対応する層１７２Ａ及び１７２Ｂと同じであると理解される。ｎ型仕事関数層１７２Ａ（堆積されるように）におけるアルミニウムの原子百分率がｎ型仕事関数層１７２Ｂ（堆積されるように）におけるアルミニウムの原子百分率よりも高いように、第１及び第２の前駆体をさらに選択することができる。例えば、前述のように、ＴＥＡ（及びＴｉＣｌ４又はＴａＣｌ５）を使用して堆積されたＴｉＡｌＣの堆積速度は、ＴＴＢＡ（及びＴｉＣｌ４又はＴａＣｌ５）を使用して堆積されたＴｉＡｌＣの堆積速度よりも速く、かつさらにＴＭＡ（及びＴｉＣｌ４又はＴａＣｌ５）を使用して堆積されたＴｉＡｌＣの堆積速度よりも速い。さらに、ＴＥＡ（及びＴｉＣｌ４又はＴａＣ５４）を使用して堆積されたＴｉＡｌＣのアルミニウム原子百分率は、ＴＴＢＡ（及びＴｉＣｌ４又はＴａＣｌ４）を使用して堆積されたＴｉＡｌＣのアルミニウム原子百分率よりも大きく、かつさらにＴＭＡ（及びＴｉＣｌ４又はＴａＣｌ５）を使用して堆積されたＴｉＡｌＣのアルミニウム原子百分率よりも高い。したがって、ＴＥＡがｎ型仕事関数層１７２Ａを堆積するために使用される場合、ｎ型仕事関数層１７２Ｂを堆積するための前駆体は、ＴＴＢＡ及びＴＭＡのうちの、両方ではなく、１つを含むことができる。ＴＴＢＡがｎ型仕事関数層１７２Ａを堆積するために使用される場合、ｎ型仕事関数層１７２Ｂを堆積するための前駆体は、ＴＭＡを含むことができる。
いくつかの実施形態によれば、ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積は、ｍ個のＡＬＤサイクルを含み、整数ｍは、１以上、例えば、２、３、４などであってもよい。ｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積は、ｎ個のＡＬＤサイクルを含み、整数ｎは、１以上、例えば、２、３、４などであってもよい。ｎ型仕事関数層１７２Ａ及び２７２Ａの堆積速度がＤＲ７２Ａ（Å／サイクル）、かつｎ型仕事関数層１７２Ｂ及び２７２Ｂの堆積速度がＤＲ７２Ｂ（Å／サイクル）であるとか停止、ｎ型仕事関数層１７２（又は２７２）の総厚は（ｍ ｘ ＤＲ７２Ａ ＋ ｎ ｘ ＤＲ７２Ｂ）である．堆積速度ＤＲ７２Ａが堆積速度ＤＲ７２Ｂと異なるため、値ｍ及びｎを選択してｐ型仕事関数層１７２及び２７２の所望の厚さを達成することができる。例えば、ウェーハ温度を３６０℃として選択し、かつ所望の厚さが５Åであると仮定すると、ＴｉＣｌ４及びＴＥＡを使用する１つのＡＬＤサイクルを実行して３．８５ÅのＴｉＡｌＣを形成し、次に、ＴｉＣｌ４及びＴＭＡを使用する１つのＡＬＤサイクルを実行して１．３２ÅのＴｉＡｌＣを形成することができる。所望の厚さが６Åであれば、ＴｉＣｌ４及びＴＥＡを使用する１つのＡＬＤサイクルを実行して３．８５ÅのＴｉＡｌＣを形成し、次に、ＴｉＣｌ４及びＴＭＡを使用する２つのＡＬＤサイクルを実行して２．６４ÅのＴｉＡｌＣを形成することができる。第１の及び第２の堆積プロセスのウェーハ温度は、互いに異なってよりよい厚さ調整を達成することができる．本開示のいくつかの実施形態によれば、ｎ型仕事関数層１７２の厚さは、約１５Åと約５０Åとの間の範囲内であり、層１７２Ａは、層１７２の総厚の約２０％と約８０％との間の範囲内の厚さを有することができる。
いくつかの実施形態によれば、ＴＥＡで形成されたＴｉＡｌＣは、ＴＴＢＡで形成されたＴｉＡｌＣの第２のアルミニウム原子百分率（約１０％と約７５％との間の範囲内であってもよく）よりも大きいな第１のアルミニウム原子百分率（約３０％と約８０％との間の範囲内であってもよく）を有する。ＴＴＢＡで形成されたＴｉＡｌＣの第２のアルミニウム原子百分率はさらに、約２％と約１０％との間の範囲内であってもよいＴＭＡで形成されたＴｉＡｌＣの第３のアルミニウム原子百分率よりも大きい。ｎ型トランジスタの性能を向上させるために、望ましくは、アルミニウムがｐ型仕事関数層１７２と下層高ｋ誘電体層１６６との間の界面での高い原子百分率を有すると理解される。したがって、高いアルミニウム原子百分率を達成し、かつより多くのアルミニウムが界面にあるように、ＴＥＡ（又はＴＴＢＡ）を使用してｐ型仕事関数層１７２Ａを形成することが有利である。他方では、ｎ型仕事関数層の総厚をより正確に制御できるために、ｎ型仕事関数層１７２Ｂは、ｎ型仕事関数層の総厚をよりよく制御できるように、低堆積速度で前駆体（ＴＴＢＡ又はＴＭＡなど）を使用して形成されてもよい。ｎ型仕事関数層１７２Ｂはさらに、高アルミニウム含有層を上層から単離するための緩衝剤として有利に動作することができる。
図１８及び図１９は、アニールプロセスを含むいくつかの形成プロセスによる異なる仕事関数層を有する複数のサンプルを示す図である。図１８は、サンプル３０２、３０４、３０６及び３０８を示す。サンプル３０２は、シリコン基板と、シリコン基板上のゲート誘電体と、ＴｉＣｌ４及びＴＥＡで形成されたＴｉＡｌＣ層と、ＴｉＡｌＣ層上のＴｉＮ層とを含む。ＴｉＡｌＣ層の厚さは、約５０Åであり、ＴｉＮ層の厚さは、約２０Åである。サンプル３０２がアニールされず、かつサンプル３０４が急速熱アニールプロセスでアニールされることを除いて、サンプル３０４は、サンプル３０２よりも小さい。サンプル３０６は、シリコン基板と、シリコン基板上のゲート誘電体と、ＴｉＣｌ４及びＴＥＡで形成された第１のＴｉＡｌＣ層と、ＴｉＣｌ４及びＴＥＡで形成された第２のＴｉＡｌＣ層と、ＴｉＡｌＣ層上のＴｉＮ層とを含む。ＴｉＡｌＣ層の総厚は、約５０Åであり、ＴｉＮ層の厚さは、約２０Åである。サンプル３０６がアニールされず、かつサンプル３０８が急速熱アニールプロセスでアニールされることを除いて、サンプル３０８は、サンプル３０６よりも小さい。
サンプルは、二次イオン質量分析（ＳＩＭＳ）を使用して分析される。結果を図１９に示す。線３１２、３１４、３１６と３１８はそれぞれ、サンプル３０２、３０４、３０６と３０８の結果である。Ｘ軸は、サンプルをスパッタリング（したがって、ストリッピング）するスパッタ時間を示し、サンプルの頂部から底部までの距離に対応する。ＴｉＮ層、ＴｉＡｌＣ層、ゲート誘電体層及び基板の範囲は、マークされる。線３１６及び３１８がＴｉＡｌＣ層と下層ゲート誘電体との間の界面に集中したアルミニウムを有することが観察され、低い仕事関数及びよりよいデバイス性能を意味する。ＴｉＡｌＣのピークのアルミニウム原子百分率は、ＴｉＡｌＣとゲート誘電体との間の界面にあってもよい。比較として、線３１２及び３１４は、ＴｉＡｌＣ層と上ＴｉＮ層との間の界面に集中したアルミニウムを有し、アルミニウムがそれぞれのゲートの仕事関数にほとんど影響を与えないことを意味する。したがって、サンプル３０６及び３０８（図１８）は、サンプル３０２及び３０４よりよい結果を有する。さらに、線３１２は、線３１４に近く、線３１６は、線３１８に近い。これは、アニールプロセスがアルミニウムの分布を大幅に変化しないことを示す。
図１５に戻ってを参照し、いくつかの実施形態によれば、ｎ型仕事関数層１７２は、２つの層１７２Ａ及び１７２Ｂを含む。他の実施形態によれば、ｎ型仕事関数層１７２は、より多くの層を含むことができる。例えば、図１５は、それぞれ層１７２Ｂと２７２Ｂ上のｎ型仕事関数層１７２Ｃと２７２Ｃを示す。ｎ型仕事関数層１７２Ｃ及び２７２Ｃは、低堆積速度及び／又は下層ｎ型仕事関数層１７２Ｂ及び２７２Ｂよりも低い原子百分率を有するように形成されてもよい。例えば、ｎ型仕事関数層１７２Ａ及び２７２Ａは、ＴｉＣｌ４及びＴＥＡ（ＴＴＢＡ及びＴＭＡなし）を前駆体として使用して形成されてもよく、ｎ型仕事関数層１７２Ｂ及び２７２Ｂは、ＴｉＣｌ４及びＴＴＢＡ（ＴＥＡ及びＴＭＡなし）を前駆体として使用して形成されてもよく、ｎ型仕事関数層１７２Ｃ及び２７２Ｃは、ＴｉＣｌ４及びＴＭＡ（ＴＥＡ及びＴＴＢＡなし）を前駆体とし使用して形成されてもよい。ｎ型仕事関数層１７２Ａ、１７２Ｂ及び１７２Ｃのそれぞれの形成は、ｎ型仕事関数層１７２の所望の総厚を達成するために１つ以上のＡＬＤサイクルを含むことができる。
図１６は、置き換えゲートの残りの形成プロセスを示す図である。各プロセスは、図２１に示すように、プロセスフロー４００におけるプロセス４３２として示される。残りの形成プロセスにおいて、トレンチが完全に充填されなければ、追加層を堆積してトレンチ１６２及び２６２（図１５）を完全に充填することができる。追加層は、層１７４及び２７４で表される。いくつかの実施形態によれば、追加層は、ＴｉＮで形成されてもよい接着剤層１７４Ａ／２７４Ａ及び接着剤層１７４Ａ／２７４Ａ上の充填金属１７４Ｂ／２７４Ｂを含み、充填金属１７４Ｂ／２７４Ｂは、タングステン、コバルトなどを含むことができる。次に、ＣＭＰプロセス又は機械的研削プロセスなどの平坦化プロセスを実行して金属ゲート電極１７６及び２７６を形成する。対応するゲート電極１７６及び２７６と対応するゲート誘電体１６８及び２６８をそれぞれ含む置き換えゲートスタック１７８及び２７８も形成される。
図１７Ａを参照し、ゲート電極１７６及び２７６は、凹状であり、誘電体材料（ＳｉＮなど）で充填されてハードマスク１８２及び２８２を形成する。エッチング停止層８４は、ハードマスク１８２及び２８２とＩＬＤ６０との上に形成される。エッチング停止層８４は、窒化ケイ素、酸窒化ケイ素などを含むことができる誘電体材料で形成される。ＩＬＤ８６は、エッチング停止層８４上に形成され、かつゲートコンタクトプラグ１８８及び２８８は、ＩＬＤ８６内に形成される。したがって、ＦｉｎＦＥＴ１８０及び２８０は、形成される。
図１７Ｂは、図１７ＡにおけるＦｉｎＦＥＴ１８０及び２８０のいずれか１つを表すＦＥＴ８０の斜視図である。図１７Ｂにおけるゲートコンタクト１８８／２８８は、図１７Ａにおけるゲートコンタクトプラグ１８８又は２８８を表す。図１７Ｂにおけるハードマスク８２は、図１７Ａにおけるハードマスク１８２及び２８２を表す。ソース／ドレインケイ化物領域９０及びソース／ドレインコンタクトプラグ９２も図１７Ａに示される。
図２０は、図１７Ａにおける領域１７３の拡大図を示す図である。ｎ型仕事関数層１７２の厚さは、Ｔ１として示される。線７５Ａは、ｎ型仕事関数層１７２の底部から１／４Ｔ１の垂直距離を有するレベルであり、線７５Ｂは、ｎ型仕事関数層１７２の上部から１／４Ｔ１の垂直距離を有するレベルである。ｎ型仕事関数層１７２Ａ及び１７２Ｂの界面が線７５Ｂよりも高い又は線７５Ａよりも低くてもよいが、界面は、線７５Ａと７５Ｂとの間の箇所であってもよい。レベル７５Ａでの層１７２の部分のアルミニウム原子百分率は、ＡＡＰ７５Ａとして示され、かつレベル７５Ｂでの層１７２のアルミニウム原子百分率は、ＡＡＰ７５Ｂとして示される。いくつかの実施形態によれば、アルミニウム原子百分率ＡＡＰ７５Ｂは、アルミニウム原子百分率ＡＡＰ７５Ａよりも小さい。さらに、比ＡＡＰ７５Ｂ／ＡＡＰ７５Ａは、約０．１と約０．９との間の範囲内であってもよい。いくつかの実施形態によれば、図１９にも示すように、ｎ型仕事関数層１７２の下半部全体は、ｎ型仕事関数層１７２の上半部よりも大きいアルミニウム原子百分率を有する。
ＴｉＡｌＣが複数の前駆体を使用して仕事関数層を形成する内容を開示する例として使用されるが、仕事関数層がＴｉＡｌＣに限定されないことは、理解される。例えば、ＴａＡｌＣを形成してもよい。さらに、仕事関数層は、ｎ型ＦｉｎＦＥＴの仕事関数層に限定されず、本開示の内容は、ｐ型及びｎ型ＦｉｎＦＥＴの仕事関数層に適用されてもよい。
本開示の実施形態は、いくつかの有利な特徴を有する。異なる前駆体を使用して仕事関数層の下部及び上部を形成することにより、下部は、上部よりも高いアルミニウム原子百分率を有することができる。これにより、仕事関数層と下層の高ｋ誘電体層との間の界面により多くのアルミニウムを生成する。したがって、得られたＦｉｎＦＥＴの性能を向上させる。さらに、上部は、低堆積速度（厚さ／ＡＬＤサイクル）を有するため、下部とともに使用されて極薄の仕事関数層の正確な所望の総厚を達成することができる。
本開示のいくつかの実施形態によれば、方法は、ゲート誘電体層を半導体領域上に形成し、第１のアルミニウム含有前駆体を使用して第１のアルミニウム含有仕事関数層をゲート誘電体層上に堆積し、第１のアルミニウム含有前駆体とは異なる第２のアルミニウム含有前駆体を使用して第２のアルミニウム含有仕事関数層を第１のアルミニウム含有仕事関数層上に堆積し、そして導電領域を第２のアルミニウム含有仕事関数層上に形成することを含む。一実施形態では、第１のアルミニウム含有仕事関数層及び第２のアルミニウム含有仕事関数層の両方は、ＴｉＡｌＣを含む。一実施形態では、第１のアルミニウム含有仕事関数層は、第２のアルミニウム含有仕事関数層よりも高いアルミニウム原子百分率を有するように堆積される。一実施形態では、第１のアルミニウム含有前駆体は、ＴＥＡを含み、第２のアルミニウム含有前駆体は、ＴＴＢＡ又はＴＭＡを含む。一実施形態では、第２のアルミニウム含有前駆体は、ＴＴＢＡを含み、方法はさらに、第３のアルミニウム含有仕事関数層を第２のアルミニウム含有仕事関数層上に堆積することを含み、第３のアルミニウム含有仕事関数層は、ＴＭＡを含む第３のアルミニウム含有前駆体を使用して堆積される。一実施形態では、第１のアルミニウム含有前駆体は、ＴＴＢＡを含み、第２のアルミニウム含有前駆体は、ＴＭＡを含む。一実施形態では、第１のアルミニウム含有仕事関数層及び第２のアルミニウム含有仕事関数層の両方は、原子層堆積法を使用して堆積される。一実施形態では、第１のアルミニウム含有仕事関数層は、第２のアルミニウム含有仕事関数層の第２のサイクルあたり厚さよりも大きい第１のサイクルあたり厚さを有する。一実施形態では、第１のアルミニウム含有仕事関数層及び第２のアルミニウム含有仕事関数層は、同じ温度で堆積され、かつそれらの間に真空破壊なしでその場で堆積される。
本開示のいくつかの実施形態によれば、デバイスは、半導体領域と、半導体領域上のゲート誘電体と、ゲート誘電体と接触する底面を備える仕事関数層であって、ＴｉＡｌＣを含み、第１のアルミニウム原子百分率を有する頂部及び第１のアルミニウム原子百分率よりも大きな第２のアルミニウム原子百分率を有する底部を含む仕事関数層と、仕事関数層上の接着剤層とを含む。一実施形態では、第２のアルミニウム原子百分率に対する第１のアルミニウム原子百分率の比は、約９０％よりも小さい。一実施形態では、第２のアルミニウム原子百分率に対する第１のアルミニウム原子百分率の比は、約１０％と約９０％との間の範囲内である。一実施形態では、仕事関数層は、上半部及び下半部を含み、上半部全体は、下半部よりも低いアルミニウム原子百分率を有する。一実施形態では、接着剤層は、窒化チタンを含む。一実施形態では、半導体領域は、半導体フィンを含み、ゲート誘電体は、半導体フィンの側壁及び追加の頂面上に形成される。
本開示のいくつかの実施形態によれば、デバイスは、半導体フィンと、半導体フィン上の高ｋゲート誘電体と、高ｋゲート誘電体上のアルミニウムを備える仕事関数層を含むゲート電極と、仕事関数層上の、かつそれに接触する接着剤層とを含み、仕事関数層は、下半部及び下半部上の上半部を含み、仕事関数層のピークのアルミニウム原子百分率は、仕事関数層の下半部内にあり、上半部の原子百分率は、下半部のアルミニウム原子百分率よりも低い。一実施形態では、下半部の底部から上半部の頂部まで、アルミニウム原子百分率は、連続的に低下する。一実施形態では、仕事関数層はさらに、チタンを含む。一実施形態では、ゲート電極は、ｎ型フィン電界効果トランジスタに含まれる。一実施形態では、ピークのアルミニウム原子百分率は、下半部と高ｋゲート誘電体との間の界面にある。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. ゲート誘電体層を半導体領域上に形成し、
    第１のアルミニウム含有前駆体を使用して、前記ゲート誘電体層上に第１のアルミニウム含有仕事関数層を堆積し、
    前記第１のアルミニウム含有前駆体とは異なる第２のアルミニウム含有前駆体を使用して第２のアルミニウム含有仕事関数層を、前記第１のアルミニウム含有仕事関数層上に堆積し、
    導電領域を前記第２のアルミニウム含有仕事関数層上に形成することを含む、方法。
  2. 前記第１のアルミニウム含有仕事関数層及び前記第２のアルミニウム含有仕事関数層の両方は、ＴｉＡｌＣを含む、請求項１に記載の方法。
  3. 前記第１のアルミニウム含有仕事関数層は、前記第２のアルミニウム含有仕事関数層よりも高いアルミニウム原子百分率を有するように堆積される、請求項２に記載の方法。
  4. 前記第１のアルミニウム含有前駆体は、トリエチルアルミニウム（ＴＥＡ）を含み、前記第２のアルミニウム含有前駆体は、トリタートブチルアルミニウム（ＴＴＢＡ）又はトリメチルアルミニウム（ＴＭＡ）を含む、請求項１に記載の方法。
  5. 前記第２のアルミニウム含有前駆体は、ＴＴＢＡを含み、前記方法はさらに、第３のアルミニウム含有仕事関数層を前記第２のアルミニウム含有仕事関数層上に堆積することを含み、前記第３のアルミニウム含有仕事関数層は、ＴＭＡを含む第３のアルミニウム含有前駆体を使用して堆積される、請求項４に記載の方法。
  6. 前記第１のアルミニウム含有前駆体は、トリタートブチルアルミニウム（ＴＴＢＡ）を含み、前記第２のアルミニウム含有前駆体は、トリメチルアルミニウム（ＴＭＡ）を含む、請求項１に記載の方法。
  7. 前記第１のアルミニウム含有仕事関数層及び前記第２のアルミニウム含有仕事関数層の両方は、原子層堆積法を使用して堆積される、請求項１に記載の方法。
  8. 前記第１のアルミニウム含有仕事関数層は、前記第２のアルミニウム含有仕事関数層の第２のサイクルあたり厚さよりも大きい第１のサイクルあたり厚さを有する、請求項７に記載の方法。
  9. 前記第１のアルミニウム含有仕事関数層及び前記第２のアルミニウム含有仕事関数層は、同じ温度で堆積され、かつそれらの間に真空破壊なしでその場で堆積される、請求項１に記載の方法。
  10. 半導体領域と、
    前記半導体領域上のゲート誘電体と、
    前記ゲート誘電体上の仕事関数層であって、ＴｉＡｌＣを含み、
    第１のアルミニウム原子百分率を有する頂部、及び
    第２のアルミニウム原子百分率を有する底部を含み、前記第１のアルミニウム原子百分率が前記第２のアルミニウム原子百分率よりも小さい仕事関数層と、
    前記仕事関数層上の接着剤層と、を含むデバイス。
  11. 前記頂部は、前記仕事関数層の厚さの１／４に等しい第１の距離で前記仕事関数層の頂面の下方にあり、前記底部は、前記仕事関数層の前記厚さの１／４に等しい第２の距離で前記仕事関数層の前記底面の上方にあり、前記第２のアルミニウム原子百分率に対する前記第１のアルミニウム原子百分率の比は、約９０％よりも小さい、請求項１０に記載のデバイス。
  12. 前記第２のアルミニウム原子百分率に対する前記第１のアルミニウム原子百分率の比は、約１０％と約９０％との間の範囲内である、請求項１０に記載のデバイス。
  13. 前記仕事関数層は、上半部及び下半部を含み、前記上半部全体は、前記下半部よりも低いアルミニウム原子百分率を有する、請求項１０に記載のデバイス。
  14. 前記接着剤層は、窒化チタンを含む、請求項１０に記載のデバイス。
  15. 前記半導体領域は、半導体フィンを含み、前記ゲート誘電体は、前記半導体フィンの側壁及び追加の頂面上に形成される、請求項１０に記載デバイス。
  16. 半導体フィンと、
    前記半導体フィン上の高ｋゲート誘電体と、
    ゲート電極と、を含み、前記ゲート電極は、
    前記高ｋゲート誘電体上のアルミニウムを有する仕事関数層であって、下半部および前記下半部上の上半部を含み、
    仕事関数層のピークのアルミニウム原子百分率が前記仕事関数層の下半部内にあり、
    前記上半部内の原子百分率が前記下半部におけるアルミニウム原子百分率よりも小さい仕事関数層と、
    前記仕事関数層上にあり、かつそれに接触する接着剤層と、を含む、デバイス。
  17. 前記下半部の底部から前記上半部の頂部まで、アルミニウム原子百分率は、連続的に低下する、請求項１６に記載のデバイス。
  18. 前記仕事関数層はさらに、チタンを含む、請求項１６に記載のデバイス。
  19. 前記ゲート電極は、ｎ型フィン電界効果トランジスタに含まれる、請求項１６に記載のデバイス。
  20. 前記ピークのアルミニウム原子百分率は、前記下半部と前記高ｋゲート誘電体との間の界面にある、請求項１６に記載のデバイス。
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