KR102490716B1 - 동일한 일함수 재료를 사용한 복합 일함수층의 형성 - Google Patents

동일한 일함수 재료를 사용한 복합 일함수층의 형성 Download PDF

Info

Publication number
KR102490716B1
KR102490716B1 KR1020210005896A KR20210005896A KR102490716B1 KR 102490716 B1 KR102490716 B1 KR 102490716B1 KR 1020210005896 A KR1020210005896 A KR 1020210005896A KR 20210005896 A KR20210005896 A KR 20210005896A KR 102490716 B1 KR102490716 B1 KR 102490716B1
Authority
KR
South Korea
Prior art keywords
work function
aluminum
function layer
layer
type work
Prior art date
Application number
KR1020210005896A
Other languages
English (en)
Other versions
KR20220009846A (ko
Inventor
신-이 리
쳉-룽 훙
치 온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220009846A publication Critical patent/KR20220009846A/ko
Application granted granted Critical
Publication of KR102490716B1 publication Critical patent/KR102490716B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Bipolar Transistors (AREA)

Abstract

방법은 반도체 영역 상에 게이트 유전체층을 형성하는 단계와, 제1 알루미늄 함유 전구체를 사용하여 제1 알루미늄 함유 일함수층을 퇴적하는 단계를 포함한다. 제1 알루미늄 함유 일함수층은 게이트 유전체 위에 있다. 제2 알루미늄 함유 일함수층이 제1 알루미늄 함유 전구체와는 상이한 제2 알루미늄 함유 전구체를 사용하여 퇴적된다. 제2 알루미늄 함유 일함수층은 제1 알루미늄 함유 일함수층 위에 퇴적된다. 전도성 영역이 제2 알루미늄 함유 일함수층 위에 형성된다.

Description

동일한 일함수 재료를 사용한 복합 일함수층의 형성{COMPOSITE WORK FUNCTION LAYER FORMATION USING SAME WORK FUNCTION MATERIAL}
<우선권 주장 및 교차 참조>
본 출원은 2020년 7월 16일에 출원한 발명의 명칭이 "A Novel Co-Precursor method of n-WFM TiAlC"인 미국 가출원 번호 제63/052,612호에 대해 우선권을 주장하며, 이 우선권 출원은 참조에 의해 본 명세서에 포함된다.
통상 금속-산화물-반도체(MOS, Metal-Oxide-Semiconductor)는 종래의 폴리실리콘 게이트의 폴리 공핍 효과를 해결하기 위해 형성되는 금속 게이트를 포함한다. 폴리 공핍 효과는 인가된 전계가 게이트 유전체에 가까운 게이트 영역에서 캐리어를 일소하여 공핍층을 형성할 때에 발생한다. n도핑형 폴리실리콘층에서는, 공핍층이 이온화 비이동성 도너 사이트(ionized non-mobile donor site)를 포함하고, p도핑형 폴리실리콘층에서는, 공핍층이 이온화 비이동성 어셉터 사이트(ionized non-mobile acceptor site)를 포함한다. 공핍 효과로 말미암아 유효 게이트 유전체 두께가 증가하여, 반도체의 표면에서 역전층이 생성되는 것을 더욱 어렵게 한다.
금속 게이트는 NMOS 디바이스와 PMOS 디바이스의 상이한 요건을 충족시킬 수 있도록 복수의 층을 포함할 수 있다. 통상 금속 게이트의 형성은 더미 게이트 스택을 제거하여 트렌치를 형성하는 것, 트렌치 내로 연장되는 복수의 금속층을 퇴적하는 것, 트렌치의 잔여 부분을 충전하기 위해 금속 영역을 형성하는 것, 금속층의 과량 부분을 제거하기 위해 화학적 기계 연마(CMP) 공정을 수행하는 것을 포함한다. 금속층의 잔여부와 금속 영역이 금속 게이트를 형성한다.
금속 게이트는 일함수층을 포함한다. 전통적으로, n타입 MOS 디바이스의 일함수층은 TiCl4 및 트리에틸알루미늄(TEA)을 사용하여 형성될 수 있는 TiAlC로 형성되었다. 퇴적 속도 제한으로 인해, 예를 들어 10 Å 이하의 두께로 제어된 두께를 갖는 초박형 일함수층을 생성하기가 어렵다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 16, 도 17a, 및 도 17b는 일부 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 사시도 및 단면도이다.
도 18은 일부 실시형태에 따른 상이한 방법을 사용하여 형성된 TiAlC층을 구비한 샘플을 도시한다.
도 19는 일부 실시형태에 따른 TiAlC 샘플 내의 알루미늄의 신호 강도를 도시한다.
도 20은 일부 실시형태에 따른 상이한 위치에서의 n타입 일함수층 및 부분을 도시한다.
도 21은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
트랜지스터를 위한 일함수층을 형성하는 방법이 다양한 실시형태에 따라 제공된다. 본 개시내용의 일부 실시형태에 따르면, 일함수층의 형성은 동일한 일함수 재료(조성은 상이함)를 형성하는데 상이한 전구체가 사용되는 둘 이상의 퇴적 공정을 포함한다. 원자층 퇴적(ALD)이 일함수층을 형성하는데 사용될 수 있다. 일함수층의 하부층(들)은 사이클당 더 큰 두께 및/또는 더 높은 알루미늄 백분율을 초래할 수 있는 전구체를 사용하여 형성될 수 있고, 상부층(들)은 사이클당 더 작은 두께 및/또는 더 낮은 알루미늄 백분율을 초래할 수 있는 전구체를 사용하여 형성될 수 있다. 따라서, 원하는 대로 하부층(들)에 더 많은 알루미늄이 존재할 수 있고, 일함수층의 두께의 제어성이 좋아진다. 트랜지스터를 형성하는 중간 스페이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는데 이용된다. 일부 실시형태에 따라, 본 개시내용의 개념을 설명하기 위해 핀 전계 효과 트래지스터(FinFET)의 형성을 일례로 사용한다. 평면형 트랜지스터, 게이트-올-어라운드(GAA) 트랜지스터 등의 다른 유형의 트랜지스터 및 디바이스도 본 개시내용의 원리를 채택할 수 있다. 또한, TiAlC가 일함수층의 일례로서 사용되지만, 다른 재료를 포함하는 일함수층도 본 개시내용의 개념을 채택하여 형성될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a 내지 도 16, 도 17a, 및 도 17b는 본 개시내용의 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 형성에 있어서 중간 스테이지의 단면도 및 사시도이다. 이들 도면에 도시하는 공정들은 도 21에 도시한 공정 흐름(400)에도 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예, p타입 또는 n타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은 실리콘 웨이퍼 등의 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘 기판이나 유리 기판과 같은 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 탄소 도핑 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 그 조합을 포함할 수 있다.
계속 도 1을 참조하면, 웰 영역(22)이 기판(20) 내에 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(402)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 웰 영역(22)은 인, 비소, 안티몬 등일 수 있는 n타입 불순물을 기판(20)에 주입하여 형성된 n타입 웰 영역이다. 본 개시내용의 다른 실시형태에 따르면, 웰 영역(22)은 붕소, 인듐 등일 수 있는 p타입 불순물을 기판(20)에 주입하여 형성된 p타입 웰 영역이다. 그렇게 형성된 웰 영역(22)은 기판(20)의 상단 표면 위로 연장될 수 있다. n타입 또는 p타입 불순물 농도는 1018 cm-3 이하일 수 있으며, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위일 수 있다.
도 2를 참조하면, 격리 영역(24)이 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성된다. 격리 영역(24)은 이하 STI(Shallow Trench Isolation)라고도 칭해진다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(404)으로서 예시된다. 인접해 있는 STI 영역들(24) 사이의 기판(20)의 부분을 반도체 스트립(26)이라고 한다. STI 영역(24)을 형성하기 위해, 패드 산화물층(28)과 하드 마스크층(30이 반도체 기판(20) 상에 형성된 다음에 패터닝된다. 패드 산화물층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 패드 산화물층(28)은 열산화 공정에서 형성되며, 반도체 기판(20)의 상단 표면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이에서 접착층(adhesion layer)으로서 역할한다. 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서도 기능할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크층(30)은 예컨대 저압 화학적 기상 퇴적(LPCVD)을 사용하여 실리콘 질화물로 형성된다. 포토 레지스트(도시 생략)가 하드 마스크층(30)에 형성된 다음 패터닝된다. 그런 다음 하드 마스크층(30)은 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 패터닝되어 도 2에 도시하는 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스츠층(30)이 패드 산화물층(28)과 기판(20)을 에칭하는 데에 에칭 마스크로서 사용된 다음, 그렇게 형성된 기판(20) 내의 트렌치를 유전체 재료로 충전한다. 화학적 기계 평탄화(CMP) 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하여 유전체 재료의 과량 부분을 제거하고, 유전체 재료의 잔여부가 STI 영역(24)이 된다. STI 영역(24)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시 생략)를 포함할 수 있다. 라이너 유전체는 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 퇴적(HDPCVD), 또는 화학적 기상 퇴적(CVD)을 이용하여 형성된 퇴적형 실리콘 산화물층, 실리콘 질화물층일 수도 있다. 또한, STI 영역(24)은 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 이용하여 형성될 수 있다. 일부 실시형태에 따르면 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수도 있다.
하드 마스크층(30)의 상단 표면(top surface)과 STI 영역(24)의 상단 표면은 실질적으로 서로 높이가 같을 수 있다. 반도체 스트립(26)이 이웃하는 STI 영역들(24) 사이에 있다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(26)은 오리지널 기판(20)의 부분이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 다른 실시형태에 따르면, 반도체 스트림(26)은, STI 영역들(24) 사이의 기판(20)의 부분을 에칭하여 리세스를 형성하고 그 리세스에서 다른 반도체 재료를 재성장시키는 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세싱되어, 반도체 스트립(26)의 상단부가 STI 영역(24)의 잔여부의 상단 표면(24A)보다 높게 돌출하여 돌출형 핀(36)을 형성한다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(406)으로서 예시된다. 건식 에칭 공정을 사용하여 에칭이 행해질 수 있으며, 에칭 가스로는 예컨대 HF3 및 NH3가 사용된다. 에칭 공정 시에, 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시내용의 다른 실시형태에서는, STI 영역(24)의 리세싱이 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF를 포함할 수 있다.
전술한 실시형태에서는, 임의의 적절한 방법에 의해 핀이 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접적인 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층은 제거되고 이어서 잔여 스페이서 또는 맨드렐이 핀을 패터닝하는데 사용될 수 있다.
도 4를 참조하면, (돌출형) 핀(36)의 상단 표면과 측벽 상에 더미 게이트 스택(38)이 형성되어 연장된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(408)으로서 예시된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40)(도 7b)와, 더미 게이트 전극(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예컨대 폴리실리콘 또는 비정질 실리콘을 이용해서 형성될 수 있고, 다른 재료를 이용할 수도 있다. 또한 각각의 더미 게이트 스택(38)은 더미 게이트 전극(42) 위에 하나(또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일의 돌출형 핀 또는 복수의 돌출형 핀(36) 및/또는 STI 영역(24)에 걸쳐 있을 수 있다. 또한 더미 게이트 스택(38)은 돌출형 핀(36)의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 더미 게이트 스택(38)의 측벽 상에 게이트 스페이서(46)가 형성된다. 각각의 공정은 도 21에 나타내는 공정 흐름(400)의 공정(408)으로도 도시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물 등의 유전체 재료로 형성되고. 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수도 있다.
그런 다음, 더미 게이트 스택(38)과 게이트 스페이서(46)에 의해 덮이지 않는 돌출형 핀(36)의 부분을 에칭하기 위해 에칭 공정이 행해져서, 도 5에 도시하는 구조가 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(410)으로서 예시된다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(38)과 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 핀(26)의 상단 표면은 일부 실시형태에 따라 STI 영역(24)의 상단 표면(24A)보다 낮을 수 있다. 따라서 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(38)의 양측 상에 위치한 부분과, 돌출형 핀(36)의 잔여부 사이의 부분을 포함한다.
다음으로, 리세스(50)에서 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(52)(소스/드레인 영역)이 형성되어, 도 6의 구조가 형성된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(412)으로서 예시된다. 그 결과로 형성된 FinFET이 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시추 도핑될 수 있다. 예를 들어, 그렇게 형성된 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장할 수 있다. 반대로, 그렇게 형성된 FinFET이 n타입 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장할 수 있다. 리세스(50)가 에피택시 영역(52)으로 충전된 후에, 에피택시 영역(52)의 추가 에피택셜 성장으로 에피택시 영역(52)이 수평으로 확장하여 패싯(facet)이 형성될 수 있다. 에피택시 영역(52)의 추가 성장은 이웃하는 에피택시 영역들(52)이 서로 병합되게 할 수도 있다. 공극(에어 갭)(53)이 생성될 수도 있다.
에피택시 공정 후에, 에피택시 영역(52)은 도면부호 52을 이용해서 또한 표시하는 소스 및 드레인 영역을 형성하기 위해 p타입 또는 n타입 불순물이 추가 주입될 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 중에 에피택시 영역(52)이 p타입 또는 n타입 불순물로 인시추 도핑될 경우 주입 공정은 생략된다.
도 7a는 CESL(Contact Etch Stop Layer)(58) 및 ILD(Inter-Layer Dielectric)(60)의 형성 후의 구조의 사시도를 나타낸다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(414)으로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)은 또한 전구체로서 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성된 실리콘 산화물계 재료, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등일 수 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상단 표면들을 서로 같은 높이가 되게 하기 위해 CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정이 행해진다.
도 7b는 n타입 FinFET 및 p타입 FinFET의 형성 시의 중간 구조의 단면도를 나타낸다. n타입 FinFET 및 p타입 FinFET의 양 단면도는 도 7a의 라인 7B-7B를 포함하는 수직 평면으로부터 취해지는 단면도에 대응할 수 있다. n타입 FinFET은 디바이스 영역(100N)에 형성되고, p타입 FinFET는 디바이스 영역(200P)에 형성된다. n타입 FinFET의 피처를 p타입 FinFET의 피처와 구별하기 위해, n타입 FinFET의 피처는 도 7a의 해당 피처의 참조 번호에 100을 더하여 표시될 수 있고, p타입 FinFET의 피처는 도 7a의 해당 피처의 참조 번호에 200을 더하여 표시될 수 있다. 예를 들어, 도 7b의 소스/드레인 영역(152 및 252)은 도 7a의 소스/드레인 영역(52)에 대응하고, 도 7b의 게이트 스페이서(146 및 246)는 도 7a의 게이트 스페이서(46)에 대응한다. n타입 FinFET 및 p타입 FinFET의 대응 피처는 공통 공정으로 형성될 수 있다.
도 7a 및 도 7b에 도시하는 구조가 형성된 후에, 도 8 내지 도 16에 도시하는 바와 같이, 하드 마스크층(44), 더미 게이트 전극(42), 및 더미 게이트전극(40)을 포함한 더미 게이트 스택이 금속 게이트 및 대체 게이트 유전체로 대체된다. 도 8 내지 도 16에는, STI 영역(24)의 상단 표면(124A)이 예시되며, 반도체 핀(136 및 236)은 각각의 상단 표면(124A 및 224A)보다 높게 돌출된다.
대체 게이트를 형성하기 위해, 도 7a 및 도 7b에 도시하는 바와 같이, 하드 마스크층(44), 더미 게이트 전극(42), 및 더미 게이트 유전체(40)가 제거되어, 도 8에 도시하는 바와 같은 트렌치(162 및 262)를 형성한다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(416)으로서 예시된다. 돌출형 핀(136 및 236)의 상단 표면과 측벽은 트렌치(162 및 262)에 각각 노출된다.
다음으로, 도 9를 참조하면, 게이트 유전체(168 및 268)가 형성되어 각각 트렌치(162 및 262) 내로 연장된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(418)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 유전체는 돌출형 핀(136 및 236)의 노출면 상에 형성되는 계면층(IL, Interfacial Layer)(164 및 264)을 포함한다. 각각의 IL(164 및 264)은 실리콘 산화물층과 같은 산화물층을 포함할 수 있는데, 산화물층은 돌출형 핀(136 및 236)의 열산화, 화학적 산화 공정, 또는 퇴적 공정을 통해 형성된다. 게이트 유전체는 대응하는 IL(164 및 264) 위에 하이-k(high-k) 유전체층(166 및 266)도 포함할 수 있다. 하이-k 유전체층(166 및 266)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등의 하이-k 유전체 재료로 형성될 수 있다. 하이-k 유전체 재료의 유전상수(k 값)는 3.9보다 높고, 약 7.0보다도 높을 수 있다. 하이-k 유전체층(166 및 266)은 등각층으로서 형성되고, 돌출형 핀(136 및 236)의 측벽과 게이트 스페이서(146 및 246)의 상단 표면 및 측벽 상에서 연장된다. 본 개시내용의 일부 실시형태에 따르면, 하이-k 유전체층(166 및 266)은 ALD 또는 CVD를 사용하여 형성된다.
또한 도 10을 참조하면, p타입 일함수층(169 및 269)이 퇴적된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(420)으로서 예시된다. p타입 일함수층(169 및 269)은 퇴적을 통해 형성되고, 동시에 퇴적된다. 퇴적은 ALD 또는 CVD와 같은 등각 퇴적 방법을 사용하여 형성될 수 있으며, 그래서 p타입 일함수층(269)의 수평 부분의 수평 두께와 수직 부분의 수직 두께가 서로 같거나 예컨대 약 10 퍼센트보다 작은 편차로 실질적으로 서로 같다. 본 개시내용의 일부 실시형태에 따르면, p타입 일함수층(169 및 269)은 각각 트렌치(162 및 262) 내로 연장되며 ILD(60) 위에 일부 부분을 포함한다.
p타입 일함수층(169 및 269)은 TiN, TaN, TiAlN, WCN, MOCN, 또는 이들의 조합과 같은 p타입 일함수 재료로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, p타입 일함수층(169 및 269) 각각은 TiN 또는 다른 전술한 재료와 같은 동종 재료로 형성된 단일층이다.
도 11을 참조하면, 에칭 마스크(70)가 p타입 일함수층(169 및 269) 상에 형성된다. 에칭 마스크(70)는 하부 반사 방지 코팅(BARC)(70A), 및 BARC(70A) 위의 포토레지스트(70B)를 포함할 수 있다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(422)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, BARC(70A)는 가교 결합된 포토레지스트로 형성된다. 다음으로, 포토레지스트(70B)가 도포되고 패터닝되는데, 디바이스 영역(100N) 내의 포토레지스트(70B)의 부분은 제거되고, 디바이스 영역(200P) 내의 포토레지스트(70B)의 부분은 잔류한다
일부 실시형태에 따르면, 포토레지스트(70B)는 리소그래피 마스크(도시 생략)을 사용한 노광을 통해 패터닝되고, 디바이스 영역(100N) 내의 포토레지스트(70B)의 부분을 제거하기 위한 현상 공정이 이어진다. 그런 다음 디바이스 영역(100N) 내의 BARC(70A)의 부분이 에칭 공정에서 제거되고, 그래서 p타입 일함수층(169)이 노출된다.
그리고 p타입 일함수층(169)을 에칭하기 위한 에칭 공정(71)이 수행된다. 그 결과, 하이-k 유전체층(166)이 드러난다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(424)으로서 예시된다. 그렇게 형성된 구조가 도 12에 도시된다. 포토레지스트 및/또는 BARC(70A)는 에칭 공정 동안 p타입 일함수층(269)를 보호하기 위한 에칭 마스크로서 사용된다. 본 개시내용의 일부 실시형태에 따르면, 에칭 공정은 습식 에칭을 통해 수행된다. 예를 들어, p타입 일함수층(169)이 TiN으로 형성될 때에, 에칭제는 암모니아(NH3), 과산화수소(H2O2), 및 물을 포함한 화학 용액을 포함할 수 있다. 대안적 실시형태에 따르면, 건식 에칭 공정이 사용될 수도 있다. 에칭 공정 후에, 에칭 마스크(70)는 제거되고, 도 13에 도시하는 바와 같이, p타입 일함수층(269)이 노출된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(426)으로서 예시된다.
도 14는 공통 퇴적 공정으로 n타입 일함수층(172A 및 272A)을 퇴적하는 것을 도시한다. 본원 명세서 전반에서, n타입 일함수층(172A 및 272A)의 퇴적 공정은 일함수층의 제1 퇴적 공정으로 지칭된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(428)으로서 예시된다. n타입 일함수층(172A 및 272A)의 퇴적은 제1 전구체를 사용하여 수행된다. 일부 실시형태에 따르면, n타입 일함수층(172A 및 272A)의 퇴적은 ALD 공정 또는 CVD 공정을 사용하여 수행된다. 제1 전구체는 금속 함유 전구체 및 알루미늄 함유 전구체를 포함할 수 있다. 금속 함유 전구체는 TiCl4, TaCl5 등을 포함할 수 있다. 알루미늄 함유 전구체는 트리에틸알루미늄(TEA) 및 트리터트부틸알루미늄(TTBA) 중 하나를 포함할 수 있지만 둘 다를 포함하지는 않는다. 그렇게 형성된 n타입 일함수층(172A 및 272A)은 금속 함유 전구체에 따라, TiAlC 또는 TaAlC 층 중 한쪽이다. ALD가 채택되면, ALD 사이클은 금속 함유 전구체의 펄싱, 금속 함유 전구체의 퍼징, 알루미늄 함유 전구체의 펄싱, 및 알루미늄 함유 전구체의 퍼징을 포함한다. n타입 일함수층(172A 및 272A)의 퇴적은 단일 ALD 사이클만 포함하거나 복수의 ALD 사이클을 포함할 수 있다.
일부 실시형태에 따르면, ALD 공정은 약 300℃와 약 500℃ 사이의 범위의 온도에서 수행될 수 있다. 전구체의 압력은 약 0.5 Torr과 약 40 Torr 사이의 범위일 수 있다. ALD 사이클당 퇴적 두께(이하, 사이클당 두께라 함)인 ALD 공정의 퇴적률은 약 2 Å과 약 10 Å 사이의 범위일 수 있다. 퇴적률은, 웨이퍼 온도, 전구체의 타입 등을 포함하나 이에 제한되지 않는 다양한 요인에 의해 영향을 받는다. 퇴적률은 웨이퍼 온도가 상승할 때에 증가할 수 있다. 예를 들어, TiCl4와 TEA가 전구체로서 사용될 경우, 퇴적률은 웨이퍼 온도 300℃에서 ALD 사이클당 약 1.89 Å, 웨이퍼 온도 360℃에서 ALD 사이클당 약 3.85 Å, 웨이퍼 온도 450℃에서 ALD 사이클당 약 10.29 Å이다. TiCl4와 TTBA가 전구체로서 사용될 경우, 퇴적률은 웨이퍼 온도 300℃에서 ALD 사이클당 0.9 Å, 웨이퍼 온도 360℃에서 ALD 사이클당 약 1.5 Å, 웨이퍼 온도 450℃에서 ALD 사이클당 약 2.0 Å이다.
도 15는 n타입 일함수층(172B 및 272B)을 퇴적하는 것을 도시한다. 본원 명세서 전반에서, n타입 일함수층(172B 및 272B)의 퇴적 공정은 일함수층의 제2 퇴적 공정으로 지칭된다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(430)으로서 예시된다. n타입 일함수층(172B 및 272B)은 n타입 일함수층(172B 및 272B)으로서 동일한 원소(예컨대, Ti, Al, 및 C)로 형성되거나 이들을 포함할 수 있다. n타입 일함수층(172B 및 272B) 내의 원소의 원자 백분율은 그러나 n타입 일함수층(172A 및 272A) 내의 해당 원소의 원자 백분율과 상이하다. 본원 명세서 전반에서, 두 재료가 상이한 원소를 가지거나 동일한 원소를 갖지만 원자 백분율은 상이할 경우, 두 재료는 상이한 조성을 갖는 것으로서 칭해진다. 예를 들어, n타입 일함수층(172B 및 272B) 내의 알루미늄의 원자 백분율은 n타입 일함수층(172A 및 272A) 내의 알루미늄의 원자 백분율보다 낮을 수 있다. 본원 명세서 전반에서, n타입 일함수층(172A 및 172A)는 n타입 일함수층(172)으로서 총칭되고, n타입 일함수층(272A 및 272B)는 n타입 일함수층(272)으로서 총칭된다.
n타입 일함수층의 제2 퇴적 공정은 제1 퇴적 공정에서 사용한 제1 전구체와는 상이한 제2 전구체를 사용하여 수행된다. 제2 실시형태에 따르면, 제2 퇴적 공정은 ALD 공정 또는 CVD 공정을 사용하여 수행된다. 일부 실시형태에 따르면, 제2 전구체는 금속 함유 전구체 및 알루미늄 함유 전구체를 포함할 수 있다. 금속 함유 전구체는 TiCl4, TaCl5 등을 포함할 수 있다. 또한, 제2 전구체 중의 금속 함유 전구체는 제1 전구체 중의 금속 함유 전구체와 동일할 수도 상이할 수도 있으며, 예를 들어, TiCl4가 제1 전구체에 사용될 경우, TiCl4 또는 TaCl4가 제2 전구체로서 사용될 수 있다. 알루미늄 함유 전구체는 일부 실시형태 따르면, TTBA 및 트리에틸알루미늄(TEA) 중 하나를 포함할 수 있지만 둘 다를 포함하지는 않는다. 그렇게 형성된 n타입 일함수층(172B 및 272B)은 전구체에 따라, TiAlC 또는 TaAlC 층이다. ALD가 채택될 경우, ALD 사이클은 또한 금속 함유 전구체의 펄싱, 금속 함유 전구체의 퍼징, 알루미늄 함유 전구체의 펄싱, 및 알루미늄 함유 전구체의 퍼징을 포함한다. n타입 일함수층(172B 및 272B)의 퇴적은 단일 ALD 사이클만 포함하거나 복수의 ALD 사이클을 포함할 수 있다.
일부 실시형태에 따르면, n타입 일함수층(172B 및 272B)의 퇴적은 n타입 일함수층(172A 및 272A)의 퇴적과의 사이에 진공의 파괴 없이 인시추로 수행된다. ALD 공정은 약 300℃와 약 500℃ 사이의 범위의 온도에서 수행되고, 전구체의 압력은 약 0.5 Torr과 약 40 Torr 사이의 범위일 수 있다. ALD 공정의 퇴적률은 약 2 Å과 약 10 Å 사이의 범위 내에 있을 수 있다. 일부 실시형태에 따르면, TiCl4 및 TMA가 전구체로 사용될 경우에, 퇴적률은 웨이퍼 온도 300℃에서 ALD 사이클당 약 1 Å, 웨이퍼 온도 360℃에서 ALD 사이클당 1.32 Å, 웨이퍼 온도 450℃에서 ALD 사이클당 2.06 Å이다. 일부 실시형태에 따르면, 제2 퇴적 공정의 웨이퍼 온도가 제1 퇴적 공정의 웨이퍼 온도와 동일하여, 퇴적이 제1 퇴적 공정에서 제2 퇴적 공정으로 신속하게 전환될 수 있다. 대안적 실시형태에 따르면, 제2 퇴적 공정의 웨이퍼 온도가 제1 퇴적 공정의 웨이퍼 온도보다 높아서, 웨이퍼 온도의 조정을 통해 제1 및 제2 퇴적 공정의 퇴적률이 보다 정밀해질 수 있다.
일부 실시형태에 따르면, n타입 일함수층(172A)을 퇴적하고 n타입 일함수층(172B)을 퇴적하기 위한 제1 전구체는 n타입 일함수층(172B)의 퇴적률(사이클당 두께)가 n타입 일함수층(172A)의 퇴적률보다 작도록 선택된다(동일한 웨이퍼 온도가 사용될 경우를 상정함). 층(272A 및 272B)이 층(172A 및 172B)보다 해당 p타입 FinFET의 일함수(따라서, 임계 전압)에 대해 더 작은 영향을 미치기 때문에, 이하의 설명에서는 층(272A 및 272B)의 특성이 언급되지 않을 수도 있지만, 이들의 영향은 대응 층(172A 및 172B)과 동일한 것을 알아야 한다. 제1 및 제2 전구체는 n타입 일함수층(172A)(퇴적시) 내의 알루미늄의 원자 백분율이 n타입 일함수층(172B)(퇴적시) 내의 알루미늄의 원자 백분율보다 높은 것이 선택될 수 있다. 예를 들어, 전술한 바와 같이, TEA(및 TiCl4 또는 TaCl5)를 사용하여 퇴적된 TiAlC의 퇴적률은 TTBA(및 TiCl4 또는 TaCl5)를 사용하여 퇴적된 TiAlC의 퇴적률보다 크고, 또한 TMA(및 TiCl4 또는 TaCl5)를 사용하여 퇴적된 TiAlC의 퇴적률보다도 크다. 또한, TEA(및 TiCl4 또는 TaCl4)를 사용하여 퇴적된 TiAlC의 알루미늄 원자 백분율은 TTBA(및 TiCl4 또는 TaCl4)를 사용하여 퇴적된 TiAlC의 알루미늄 원자 백분율보다 크고, 또한 TMA(및 TiCl4 또는 TaCl5)를 사용하여 퇴적된 TiAlC의 알루미늄 원자 백분율보다도 크다. 따라서, TEA가 n타입 일함수층(172A)의 퇴적에 사용될 경우, n타입 일함수층(172B)을 퇴적하기 위한 전구체는 TTBA 또는 TMA 중 하나를 포함할 수 있지만, 둘 다는 포함하지 않는다. TTBA가 n타입 일함수층(172A)의 퇴적에 사용될 경우, n타입 일함수층(172B)을 퇴적하기 위한 전구체는 TMA를 포함할 수 있다.
일부 실시형태에 따르면, n타입 일함수층(172A 및 272A)의 퇴적은 m회의 ALD 사이클을 포함하며, 여기서 정수 m은 1 이상일 수 있고, 예컨대 2, 3, 4 이상일 수 있다. n타입 일함수층(172B)의 퇴적은 n회의 ALD 사이클을 포함하며, 여기서 정수 n은 1 이상일 수 있고, 예컨대 2, 3, 4 이상일 수 있다. n타입 일함수층(172A 및 272A)의 퇴적률이 DR72A(Å/사이클)이고, n타입 일함수층(172B 및 272B)의 퇴적률이 DR72B(Å/사이클)이라고 하면, n타입 일함수층(172)(또는 272)의 총 두께는 (m x DR72A + n x DR72B)이다. 퇴적률(DR72A)이 퇴적률(DR72B)과 상이하기 때문에, 값 m과 n은 n타입 일함수층(172 및 272)의 원하는 두께를 달성하는 것이 선택될 수 있다. 예를 들어, 웨이퍼 온도를 360도로 선택하고 원하는 두께가 5 Å이라고 하면, 3.85 Å의 TiAlC를 형성하기 위해 TiCl4 및 TEA를 사용한 1 ALD 사이클이 수행된 다음, 1.32 Å의 TiAlC를 형성하기 위해 TiCl4 및 TMA를 사용한 1 ALD 사이클이 수행될 수 있다. 원하는 두께가 6 Å이라고 하면, 3.85 Å의 TiAlC를 형성하기 위해 TiCl4 및 TEA를 사용한 1 ALD 사이클이 수행된 다음, 2.64 Å의 TiAlC를 형성하기 위해 TiCl4 및 TMA를 사용한 2 ALD 사이클이 수행될 수 있다. 또한 더 나은 두께 조정을 달성하기 위해 제1 및 제2 퇴적 공정의 웨이퍼 온도가 서로 다를 수도 있다. 본 개시내용의 일부 실시형태에 따르면, n타입 일함수층(172)의 두께는 약 15 Å 내지 약 50 Å의 범위이고, 층(172A)은 층(172)의 총 두께의 약 20 퍼센트 내지 약 80 퍼센트의 범위의 두께를 가질 수 있다.
일부 실시형태에 따르면, TEA를 사용하여 형성된 TiAlC는 제1 알루미늄 원자 백분율(약 30 퍼센트 내지 약 80 퍼센트의 범위일 수 있음)을 가질 수 있는데, 이것은 제2 알루미늄 원자 백분율(TTBA를 사용하여 형성된 TiAlC 중의 약 10 퍼센트 내지 약 75 퍼센트의 범위일 수 있음)보다 높을 수 있다. TTBA를 사용하여 형성된 제2 알루미늄 원자 백분율은 TMA를 사용하여 형성된 TiAlC 중의 약 2 퍼센트 내지 약 10 퍼센트의 범위일 수 있는 제3 원자 백분율보다도 높다. n타입 트랜지스터의 성능을 향상시키기 위해 n타입 일함수층(172)과 하부의 하이-k 유전체층(166) 사이의 계면에서 알루미늄이 높은 원자 백분율을 갖는 것이 바람직할 수 있음을 알 것이다. 따라서, 높은 알루미늄 원자 백분율이 달성되고 더 많은 알루미늄이 계면에 있을 수 있도록 TEA(또는 TTBA)를 사용하여 n타입 일함수층(172A)을 형성하는 것이 효과적이다. 한편, n타입 일함수층의 총 두께를 보다 정밀하게 제어하는 것이 가능하도록, n타입 일함수층(172B)은 더 낮은 퇴적률을 가진 전구체(예컨대, TTBA 또는 TMA)를 사용하여 형성될 수 있고, 그래서 n타입 일함수층의 총 두께가 더 잘 제어될 수 있다. 또한 n타입 일함수층(172B)은 알루미늄 고함유 층을 상부 층과 격리하기 위한 버퍼로서 효과적으로 기능할 수도 있다.
도 18과 도 19는 일부 형성 공정이 어닐링 공정을 포함하여, 상이한 일함수층을 구비한 복수의 샘플을 도시하고 있다. 도 18은 샘플(302, 304, 306, 및 308)을 도시한다. 샘플(302)은 실리콘 기판, 실리콘 기판 위의 게이트 유전체, TiCl4 및 TEA를 사용하여 형성된 TiAlC층, 및 TiAlC층 위의 TiN층을 포함한다. TiAlC층의 두께는 약 50 Å이고, TiN층의 두께는 약 20 Å이다. 샘플(304)은 샘플(302)과 유사하지만, 샘플(302)은 어닐링되지 않고 샘플(304)은 급속 열 어닐 공정으로 어닐링된다. 샘플(306)은 실리콘 기판, 실리콘 기판 위의 게이트 유전체, TiCl4 및 TEA를 사용하여 형성된 제1 TiAlC층, TiCl4 및 TMA를 사용하여 형성된 제2 TiAlC층, 및 TiAlC층 위의 TiN층을 포함한다. TiAlC층의 총 두께는 약 50 Å이고, TiN층의 두께는 약 20 Å이다. 샘플(308)은 샘플(306)과 유사하지만, 샘플(306)은 어닐링되지 않고 샘플(308)은 급속 열 어닐 공정으로 어닐링된다.
샘플은 이차 이온 질량 분석법(SIMS, Secondary Ion Mass Spectrometry)을 사용하여 분석된다. 그 결과가 도 19에 도시된다. 라인(312, 314, 316, 및 318)은 각각 샘플(302, 304, 306, 및 308)의 결과이다. X축은 샘플을 스퍼터링(그리고 스트리핑)을 하는데 걸리는 스퍼터 시간을 표시하며,이것은 샘플의 상단부터 하단까지의 거리에 대응한다. TiN층, TiAlC층, 게이트 유전체층, 및 기판의 범위가 표시된다. 라인(316 및 318)은 TiAlC층과 하부의 게이트 유전체 사이의 계면에서 더 높은 농도의 알루미늄을 갖는 것이 관찰되는데 이것은 일함수가 낮을수록 디바이스 성능이 좋은 것을 의미한다. 또한 TiAlC의 피크 알루미늄 원자 백분율은 TiAlC과 게이트 유전체 사이의 계면에 있을 수 있다. 비교하자면, 라인(312 및 314)은 TiAlC층과 상부의 TiN층 사이의 계면에서 더 높은 농도의 알루미늄을 가지며, 이것은 알루미늄이 각각의 게이트의 일함수에 거의 영향을 미치지 않음을 의미한다. 따라서, 샘플(306 및 308)(도 18)은 샘플(302 및 304)보다 더 좋은 결과를 갖는다. 더욱이, 라인(312)은 라인(314)에 가깝고, 라인(316)은 라인(318)에 가깝다. 이것은 어닐링 공정이 알루미늄의 분포를 유의미하게 변화시키지 않는 것을 나타낸다.
다시 도 15를 참조하면, 일부 실시형태에 따라, n타입 일함수층(172)은 2개 층(172A 및 172B)을 포함한다. 다른 실시형태에 따르면, n타입 일함수층(172)은 더 많은 층을 포함할 수도 있다. 예를 들어, 도 15은 층(172B 및 272B) 위에 각각 배치된 n타입 일함수층(172C 및 272C)을 도시한다. n타입 일함수층(172C 및 272C)은 하부의 n타입 일함수층(172B 및 272B)보다 더 낮은 퇴적률 및/또는 더 낮은 알루미늄 원자 백분율을 갖도록 형성될 수 있다. 예를 들어, n타입 일함수층(172A 및 272A)은 전구체로서 TiCl4 및 TEA를 (TTBA 및 TMA 없이) 사용하여 형성될 수 있고, n타입 일함수층(172B 및 272B)은 전구체로서 TiCl4 및 TTBA를 (TEAA 및 TMA 없이) 사용하여 형성될 수 있고, n타입 일함수층(172C 및 272C)은 전구체로서 TiCl4 및 TMA를 (TEA 및 TTBA 없이) 사용하여 형성될 수 있다. 층(172A, 172B, 및 172C) 각각의 형성은 n타입 일함수층(172)의 원하는 총 두께를 달성하기 위해 하나 또는 복수의 ALD 사이클을 포함할 수 있다.
도 16은 대체 게이트의 나머지 형성 공정을 도시한다. 각각의 공정은 도 21에 도시한 공정 흐름(400) 중의 공정(432)으로서 예시된다. 나머지 형성 공정에서는, 트렌치가 완전히 충전되지 못한 경우에 트렌치(162 및 262)(도 15)를 완전히 충전하기 위해 추가 층이 퇴적될 수 있다. 추가 층은 층(174 및 274)으로서 표현된다. 일부 실시형태에 따르면, 추가 층은 TiN으로 형성될 수 있는 접착층(174A/274A)과, 접착층(174A/274A) 위의 충전용 금속(174B/274B)을 포함하며, 충전용 금속(174B/274B)은 텅스텐, 코발트 등을 포함할 수 있다. 그런 다음 CMP 공정 또는 기계식 연삭 공정 등의 평탄화 공정이 행해져서, 금속 게이트 전극(176 및 276)을 형성한다. 대응 게이트 전극(176 및 276) 및 대응 게이트 유전체(168 및 268)를 각각 포함하는 대체 게이트 스택(178 및 278)도 형성된다.
도 17a를 참조하면, 게이트 전극(176 및 27)이 리세싱되고, 유전체 재료(예컨대, SiN)로 충전되어 하드 마스크(182 및 282)를 형성한다. 에칭 정지층(84)이 하드 마스크(182 및 282) 및 ILD(60) 위에 형성된다. 에칭 정지층(84)은 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있는 유전체 재료로 형성된다. ILD(86)이 에칭 정지층(84) 위에 형성되고, 게이트 컨택 플러그(188 및 288)가 ILD(86)에 형성된다. 이렇게 FinFET(180 및 280)이 형성된다.
도 17b는 도 17a에 도시하는 FinFET(180 및 280) 중 어느 하나를 나타낼 수 있는 FinFET(80)의 사시도를 도시한다. 도 17b의 게이트 컨택(188/288)은 도 17a의 게이트 컨택 플러그(188 또는 288) 중 하나를 나타낸다. 도 17b의 하드 마스크(82)는 도 17a의 하드 마스크(182 및 282)를 나타낸다. 소스/드레인 실리사이드 영역(90)과 소스/드레인 컨택 플러그(92)도 도 17a에 도시된다.
도 20은 도 17a의 영역(173)의 확대도를 도시한다. n타입 일함수층(172)의 두께는 T1로서 표기된다. 라인(74A)은 n타입 일함수층(172)의 하단으로부터 ¼T1의 수직 거리를 갖는 높이이고, 라인(75B)은 n타입 일함수층(172)의 상단으로부터 ¼T1의 수직 거리를 갖는 높이이다. n타입 일함수층(172A 및 172B)의 계면은 라인(75A 및 75B) 사이의 어딘가에 있을 수 있지만, 계면은 라인(75B)보다 더 높을 수도 라인(75A)보다 더 낮을 수도 있다. 높이(75A)에서의 층(172)의 해당 부분의 알루미늄 원자 백분율은 AAP75A로 표기되고, 높이(75B)에서의 층(172)의 해당 부분의 알루미늄 원자 백분율은 AAP75B로 표기된다. 일부 실시형태에 따르면, 알루미늄 원자 백분율(AAP75B)은 알루미늄 원자 백분율(AAP75A)보다 작다. 또한, 비(AAP75B/AAP75A)는 예컨대 약 0.1와 약 0.9 사이의 범위일 수 있다. 일부 실시형태에 따르면, 도 19에서 드러나는 바와 같이, n타입 일함수층(172)의 하부 절반부의 전체가 n타입 일함수층(172)의 상부 절반부보다 더 높은 알루미늄 원자 백분율을 갖는다.
다중 전구체를 사용하여 일함수층을 형성하는 원리를 개시하기 위해 일례로 TiAlC를 사용하지만, 일함수층은 TiAlC에 제한되지 않는 것이 이해될 것이다. 예를 들어, TaAlC가 형성될 수도 있다. 더욱이, 일함수층은 n타입 FinFET의 일함수층에 제한되지 않으며, 본원의 원리가 p타입 FinFET의 일함수층에 적용될 수도 있다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 상이한 전구체를 사용하여 일함수층의 하부 부분과 상부 부분을 형성함으로써, 하부 부분은 상부 부분보다 더 높은 알루미늄 원자 백분율을 가질 수 있다. 이에 일함수층과 하부 하이-k 유전체층 사이의 계면에 알루미늄이 더 많게 된다. 이에 그렇게 형성된 FinFET의 성능이 향상한다. 또한, 상부 부분은 더 낮은 퇴적률(ALD 사이클당 두께)을 가지며, 이에 하부 부분과 결합하여, 초박형 일함수층에 대한 정확한 원하는 총 두께를 달성하는데 사용될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 반도체 영역 상에 게이트 유전체층을 형성하는 단계와, 제1 알루미늄 함유 전구체를 사용하여 제1 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제1 알루미늄 함유 일함수층은 상기 게이트 유전체층 위에 있는 것인, 상기 제1 알루미늄 함유 일함수층을 퇴적하는 단계와, 상기 제1 알루미늄 함유 전구체와는 상이한 제2 알루미늄 함유 전구체를 사용하여 제2 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제2 알루미늄 함유 일함수층은 상기 제1 알루미늄 함유 일함수층 위에 퇴적되는 것인, 상기 제2 알루미늄 함유 일함수층을 퇴적하는 단계와, 상기 제2 알루미늄 함유 일함수층 위에 전도성 영역을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층 둘 다는 TiAlC을 포함한다. 일 실시형태에서, 상기 제1 알루미늄 함유 일함수층은 상기 제2 알루미늄 함유 일함수층보다 더 높은 알루미늄 원자 백분율을 갖도록 퇴적된다. 일 실시형태에서, 상기 제1 알루미늄 함유 전구체는 TEA를 포함하고, 상기 제2 알루미늄 함유 전구체는 TTBA 또는 TMA를 포함한다. 일 실시형태에서, 상기 제2 알루미늄 함유 전구체는 TTBA를 포함하고, 상기 방법은, 상기 제2 알루미늄 함유 일함수층 위에 제3 알루미늄 함유 일함수층을 퇴적하는 단계를 더 포함하고, 상기 제3 알루미늄 함유 일함수층은 TMA를 포함한 제3 알루미늄 함유 전구체를 사용하여 퇴적된다. 일 실시형태에서, 상기 제1 알루미늄 함유 전구체는 TTBA를 포함하고, 상기 제2 알루미늄 함유 전구체는 TMA를 포함한다. 일 실시형태에서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층 둘 다는 원자층 퇴적을 사용하여 퇴적된다. 일 실시형태에서, 상기 제1 알루미늄 함유 일함수층은 상기 제2 알루미늄 함유 일함수층의 제2 사이클당 두께보다 더 큰 제1 사이클당 두께를 갖는다. 일 실시형태에서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층은 동일한 온도에서 퇴적되고 중간에 진공의 파괴 없이 인시추 퇴적된다.
본원의 일부 실시형태에 따르면, 디바이스는 반도체 영역과, 상기 반도체 영역 위의 게이트 유전체와, 상기 게이트 유전체와 접촉하는 하단 표면을 포함하는 일함수층으로서, 상기 일함수층은 TiAlC를 포함하고, 상기 일함수층은 상단부와 하단부를 포함하며, 상기 상단부는 제1 알루미늄 원자 백분율을 갖고, 상기 하단부는 제2 알루미늄 원자 백분율을 가지며, 상기 제1 알루미늄 원자 백분율은 상기 제2 알루미늄 원자 백분율보다 더 작은, 상기 일함수층과, 상기 일함수층 위의 접착층을 포함한다. 일 실시형태에서, 상기 제1 알루미늄 원자 백분율 대 상기 제2 알루미늄 원자 백분율의 비는 약 90 퍼센트보다 작다. 일 실시형태에서, 상기 제1 알루미늄 원자 백분율 대 상기 제2 알루미늄 원자 백분율의 비는 약 10 퍼센트 내지 약 90 퍼센트의 범위이다. 일 실시형태에서, 상기 일함수층은 상부 절반부와 하부 절반부를 포함하고, 상기 상부 절반부의 전체가 상기 하부 절반부보다 더 낮은 알루미늄 원자 백분율을 갖는다. 일 실시형태에서, 상기 접착층은 티탄 질화물을 포함한다. 일 실시형태에서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 게이트 유전체는 상기 반도체 핀의 측벽 및 추가 상단 표면 상에 형성된다.
본원의 일부 실시형태에 따르면, 디바이스는 반도체 핀과, 상기 반도체 핀 상의 하이-k 게이트 유전체와, 상기 하이-k 게이트 유전체 위의 알루미늄을 포함한 일함수층을 포함하는 게이트 전극을 포함하고, 상기 일함수층은 하부 절반부와, 상기 하부 절반부 위의 상부 절반부를 포함하고, 상기 일함수층의 피크 알루미늄 원자 백분율은 상기 일함수층의 하부 절반부에 있으며, 상기 상부 절반부의 알루미늄 원자 백분율은 상기 하부 절반부의 알루미늄 원자 백분율보다 낮고, 상기 게이트 전극은, 상기 일함수층 위에 배치되고 상기 일함수층과 접촉하는 접착층을 포함한다. 일 실시형태에서, 상기 상부 절반부의 하단부터 상기 상부 절반부의 상단까지, 알루미늄 원자 백분율이 연속으로 감소한다. 일 실시형태에서, 상기 일함수층은 티탄을 더 포함한다. 일 실시형태에서, 상기 게이트 전극은 n타입 핀 전계 효과 트랜지스터에 포함된다. 일 실시형태에서, 상기 피크 알루미늄 원자 백분율은 상기 하부 절반부와 상기 하이-k 게이트 유전체 사이의 계면에 있다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
반도체 영역 상에 게이트 유전체층을 형성하는 단계와,
제1 알루미늄 함유 전구체를 사용하여 제1 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제1 알루미늄 함유 일함수층은 상기 게이트 유전체층 위에 있는 것인, 상기 제1 알루미늄 함유 일함수층을 퇴적하는 단계와,
상기 제1 알루미늄 함유 전구체와는 상이한 제2 알루미늄 함유 전구체를 사용하여 제2 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제2 알루미늄 함유 일함수층은 상기 제1 알루미늄 함유 일함수층 위에 퇴적되는 것인, 상기 제2 알루미늄 함유 일함수층을 퇴적하는 단계와,
상기 제2 알루미늄 함유 일함수층 위에 전도성 영역을 형성하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층 둘 다는 TiAlC을 포함하는, 방법.
3. 제2항에 있어서, 상기 제1 알루미늄 함유 일함수층은 상기 제2 알루미늄 함유 일함수층보다 더 높은 알루미늄 원자 백분율을 갖도록 퇴적되는, 방법.
4. 제1항에 있어서, 상기 제1 알루미늄 함유 전구체는 트리에틸알루미늄(TEA)을 포함하고, 상기 제2 알루미늄 함유 전구체는 트리터트부틸알루미늄(TTBA) 또는 트리메틸알루미늄(TMA)을 포함하는, 방법.
5. 제4항에 있어서, 상기 제2 알루미늄 함유 전구체는 TTBA를 포함하고, 상기 방법은, 상기 제2 알루미늄 함유 일함수층 위에 제3 알루미늄 함유 일함수층을 퇴적하는 단계를 더 포함하고, 상기 제3 알루미늄 함유 일함수층은 TMA를 포함한 제3 알루미늄 함유 전구체를 사용하여 퇴적되는, 방법.
6. 제1항에 있어서, 상기 제1 알루미늄 함유 전구체는 트리터트부틸알루미늄(TTBA)을 포함하고, 상기 제2 알루미늄 함유 전구체는 트리메틸알루미늄(TMA)을 포함하는, 방법.
7. 제1항에 있어서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층 둘 다는 원자층 퇴적을 사용하여 퇴적되는, 방법.
8. 제7항에 있어서, 상기 제1 알루미늄 함유 일함수층은 상기 제2 알루미늄 함유 일함수층의 제2 사이클당 두께보다 더 큰 제1 사이클당 두께를 갖는, 방법.
9. 제1항에 있어서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층은 동일한 온도에서 퇴적되고 중간에 진공의 파괴 없이 인시추 퇴적되는, 방법.
10. 디바이스에 있어서,
반도체 영역과,
상기 반도체 영역 위의 게이트 유전체와,
상기 게이트 유전체 위의 일함수층으로서, 상기 일함수층은 TiAlC를 포함하고, 상기 일함수층은,
상단부와, 하단부를 포함하며, 상기 상단부는 제1 알루미늄 원자 백분율을 갖고, 상기 하단부는 제2 알루미늄 원자 백분율을 가지며, 상기 제1 알루미늄 원자 백분율은 상기 제2 알루미늄 원자 백분율보다 더 작은, 상기 일함수층과,
상기 일함수층 위의 접착층을 포함하는, 디바이스.
11. 제10항에 있어서, 상기 상단부는 상기 일함수층의 두께의 1/4와 같은 제1 거리만큼 상기 일함수층의 상단 표면 아래에 있고, 상기 하단부는 상기 일함수층의 두께의 1/4과 같은 제2 거리만큼 상기 일함수층의 하단 표면 위에 있고, 상기 제1 알루미늄 원자 백분율 대 상기 제2 알루미늄 원자 백분율의 비는 약 90 퍼센트보다 더 작은, 디바이스.
12. 제10항에 있어서, 상기 제1 알루미늄 원자 백분율 대 상기 제2 알루미늄 원자 백분율의 비는 약 10 퍼센트 내지 약 90 퍼센트의 범위인, 디바이스.
13. 제10항에 있어서, 상기 일함수층은 상부 절반부와 하부 절반부를 포함하고, 상기 상부 절반부의 전체가 상기 하부 절반부보다 더 낮은 알루미늄 원자 백분율을 갖는, 디바이스.
14. 제10항에 있어서, 상기 접착층은 티탄 질화물을 포함하는, 디바이스.
15. 제10항에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 게이트 유전체는 상기 반도체 핀의 측벽 및 추가 상단 표면 상에 형성되는, 디바이스.
16. 디바이스에 있어서,
반도체 핀과,
상기 반도체 핀 상의 하이-k 게이트 유전체와,
게이트 전극을 포함하고,
상기 게이트 전극은,
상기 하이-k 게이트 유전체 위의 알루미늄을 포함한 일함수층으로서, 상기 일함수층은 하부 절반부와, 상기 하부 절반부 위의 상부 절반부를 포함하고, 상기 일함수층의 피크 알루미늄 원자 백분율은 상기 일함수층의 하부 절반부에 있으며, 상기 상부 절반부의 알루미늄 원자 백분율은 상기 하부 절반부의 알루미늄 원자 백분율보다 낮은 것인, 상기 일함수층과,
상기 일함수층 위에 배치되고 상기 일함수층과 접촉하는 접착층을 포함하는, 디바이스.
17. 제16항에 있어서, 상기 상부 절반부의 하단부터 상기 상부 절반부의 상단까지, 알루미늄 원자 백분율이 연속으로 감소하는, 디바이스.
18. 제16항에 있어서, 상기 일함수층은 티탄을 더 포함하는, 디바이스.
19. 제16항에 있어서, 상기 게이트 전극은 n타입 핀 전계 효과 트랜지스터에 포함되는, 디바이스.
20. 제16항에 있어서, 상기 피크 알루미늄 원자 백분율은 상기 하부 절반부와 상기 하이-k 게이트 유전체 사이의 계면에 있는, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 영역 상에 게이트 유전체층을 형성하는 단계와,
    제1 알루미늄 함유 전구체를 사용하여 제1 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제1 알루미늄 함유 일함수층은 상기 게이트 유전체층 위에 있고, 상기 제1 알루미늄 함유 일함수층은 제1 온도에서 퇴적되는 것인, 상기 제1 알루미늄 함유 일함수층을 퇴적하는 단계와,
    상기 제1 알루미늄 함유 전구체와는 상이한 제2 알루미늄 함유 전구체를 사용하여 제2 알루미늄 함유 일함수층을 퇴적하는 단계로서, 상기 제2 알루미늄 함유 일함수층은 상기 제1 알루미늄 함유 일함수층 위에 퇴적되고, 상기 제2 알루미늄 함유 일함수층은 상기 제1 온도와 상이한 제2 온도에서 퇴적되는 것인, 상기 제2 알루미늄 함유 일함수층을 퇴적하는 단계와,
    상기 제2 알루미늄 함유 일함수층 위에 전도성 영역을 형성하는 단계
    를 포함하고, 상기 제1 알루미늄 함유 일함수층의 퇴적 동안의 상기 제1 알루미늄 함유 일함수층 내의 알루미늄의 원자 백분율이 상기 제2 알루미늄 함유 일함수층의 퇴적 동안의 상기 제2 알루미늄 함유 일함수층 내의 알루미늄의 원자 백분율보다 높도록, 상기 제1 및 제2 알루미늄 함유 전구체가 선택되는 것인, 방법.
  2. 제1항에 있어서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층 둘 다는 TiAlC을 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 알루미늄 함유 일함수층은 상기 제2 알루미늄 함유 일함수층보다 더 높은 알루미늄 원자 백분율을 갖도록 퇴적되는, 방법.
  4. 제1항에 있어서, 상기 제1 알루미늄 함유 일함수층과 상기 제2 알루미늄 함유 일함수층은 중간에 진공의 파괴 없이 인시추 퇴적되는, 방법.
  5. 디바이스에 있어서,
    반도체 영역과,
    상기 반도체 영역 위의 게이트 유전체와,
    상기 게이트 유전체 위의 p타입 일함수층과,
    상기 p타입 일함수층 위의 n타입 일함수층으로서, 상기 n타입 일함수층은 TiAlC를 포함하고, 상기 n타입 일함수층은,
    상단부와, 하단부를 포함하며, 상기 상단부는 제1 알루미늄 원자 백분율을 갖고, 상기 하단부는 제2 알루미늄 원자 백분율을 가지며, 상기 제1 알루미늄 원자 백분율은 상기 제2 알루미늄 원자 백분율보다 더 작은, 상기 n타입 일함수층과,
    상기 n타입 일함수층 위의 접착층
    을 포함하고, 상기 n타입 일함수층의 피크 알루미늄 원자 백분율은 상기 n타입 일함수층의 하단부와 상기 게이트 유전체 사이의 계면에 있는 것인, 디바이스.
  6. 제5항에 있어서, 상기 상단부는 상기 n타입 일함수층의 두께의 1/4와 같은 제1 거리만큼 상기 n타입 일함수층의 상단 표면 아래에 있고, 상기 하단부는 상기 n타입 일함수층의 두께의 1/4과 같은 제2 거리만큼 상기 n타입 일함수층의 하단 표면 위에 있고, 상기 제1 알루미늄 원자 백분율 대 상기 제2 알루미늄 원자 백분율의 비는 90 퍼센트보다 더 작은, 디바이스.
  7. 제5항에 있어서, 상기 n타입 일함수층은 상부 절반부와 하부 절반부를 포함하고, 상기 상부 절반부의 전체가 상기 하부 절반부보다 더 낮은 알루미늄 원자 백분율을 갖는, 디바이스.
  8. 제5항에 있어서, 상기 접착층은 티탄 질화물을 포함하는, 디바이스.
  9. 제5항에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고, 상기 게이트 유전체는 상기 반도체 핀의 측벽 및 추가 상단 표면 상에 형성되는, 디바이스.
  10. 디바이스에 있어서,
    반도체 핀과,
    상기 반도체 핀 상의 하이-k 게이트 유전체와,
    게이트 전극
    을 포함하고,
    상기 게이트 전극은,
    상기 하이-k 게이트 유전체 위의 p타입 일함수층과,
    상기 p타입 일함수층 위의 알루미늄을 포함한 n타입 일함수층으로서, 상기 n타입 일함수층은 하부 절반부와, 상기 하부 절반부 위의 상부 절반부를 포함하고, 상기 n타입 일함수층의 피크 알루미늄 원자 백분율은 상기 n타입 일함수층의 하부 절반부에 있으며, 상기 상부 절반부의 알루미늄 원자 백분율은 상기 하부 절반부의 알루미늄 원자 백분율보다 더 낮은 것인, 상기 n타입 일함수층과,
    상기 n타입 일함수층 위에 배치되고 상기 n타입 일함수층과 접촉하는 접착층을 포함하고,
    상기 n타입 일함수층의 피크 알루미늄 원자 백분율은 상기 n타입 일함수층의 하부 절반부와 상기 하이-k 게이트 유전체 사이의 계면에 있는 것인, 디바이스.
KR1020210005896A 2020-07-16 2021-01-15 동일한 일함수 재료를 사용한 복합 일함수층의 형성 KR102490716B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063052612P 2020-07-16 2020-07-16
US63/052,612 2020-07-16
US16/952,503 2020-11-19
US16/952,503 US11508826B2 (en) 2020-07-16 2020-11-19 Composite work function layer formation using same work function material

Publications (2)

Publication Number Publication Date
KR20220009846A KR20220009846A (ko) 2022-01-25
KR102490716B1 true KR102490716B1 (ko) 2023-01-19

Family

ID=77300719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210005896A KR102490716B1 (ko) 2020-07-16 2021-01-15 동일한 일함수 재료를 사용한 복합 일함수층의 형성

Country Status (7)

Country Link
US (2) US11508826B2 (ko)
EP (1) EP3940748A1 (ko)
JP (1) JP2022019657A (ko)
KR (1) KR102490716B1 (ko)
CN (1) CN113488434A (ko)
DE (1) DE102020131319A1 (ko)
TW (1) TWI785537B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114836729A (zh) * 2022-05-17 2022-08-02 合肥安德科铭半导体科技有限公司 一种功函数可调的wcn薄膜沉积方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160376704A1 (en) * 2015-06-26 2016-12-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US20180138045A1 (en) * 2016-11-17 2018-05-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structures and fabrication methods thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
KR102633489B1 (ko) 2017-07-13 2024-02-06 어플라이드 머티어리얼스, 인코포레이티드 금속 게이트에 대한 낮은 두께 의존성 일 함수 nMOS 집적
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
US11264289B2 (en) * 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160376704A1 (en) * 2015-06-26 2016-12-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US20180138045A1 (en) * 2016-11-17 2018-05-17 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structures and fabrication methods thereof

Also Published As

Publication number Publication date
EP3940748A1 (en) 2022-01-19
DE102020131319A1 (de) 2022-01-20
CN113488434A (zh) 2021-10-08
TW202205395A (zh) 2022-02-01
TWI785537B (zh) 2022-12-01
JP2022019657A (ja) 2022-01-27
KR20220009846A (ko) 2022-01-25
US20220359703A1 (en) 2022-11-10
US20220020861A1 (en) 2022-01-20
US11508826B2 (en) 2022-11-22

Similar Documents

Publication Publication Date Title
US11532735B2 (en) Self-aligned epitaxy layer
CN110416081B (zh) Nfet/pfet的源极/漏极区域的选择性凹进
US11264483B2 (en) Semiconductor device and method of manufacturing the same
US11145749B2 (en) Method of fabricating a semiconductor device
KR101946765B1 (ko) 반도체 디바이스 및 그 제조 방법
KR102272121B1 (ko) 확산을 차단하기 위한 실리콘 혼합층
US20220216318A1 (en) Finfet having a work function material gradient
US11715738B2 (en) Semiconductor device and manufacturing method thereof
KR102149317B1 (ko) Finfet 디바이스 및 그 형성 방법
CN112750818A (zh) 半导体器件及其形成方法
US11296236B2 (en) Semiconductor device and manufacturing method thereof
KR102490716B1 (ko) 동일한 일함수 재료를 사용한 복합 일함수층의 형성
TWI697121B (zh) 三閘極場效電晶體
US12040386B2 (en) Self-aligned epitaxy layer
US11923360B2 (en) Semiconductor device and method for forming the same
US20230378300A1 (en) Methods of manufacturing semiconductor devices and semiconductor devices
KR20230018302A (ko) 감소된 도펀트 손실 및 증가된 치수를 갖는 콘택트 형성
TW202347512A (zh) 半導體裝置的製造方法及半導體裝置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant