KR20230018302A - 감소된 도펀트 손실 및 증가된 치수를 갖는 콘택트 형성 - Google Patents

감소된 도펀트 손실 및 증가된 치수를 갖는 콘택트 형성 Download PDF

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KR20230018302A
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멩-한 초우
이-슈안 시아오
수-하오 리우
후이쳉 창
이-치아 예오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 소스/드레인 영역을 형성하는 것, 소스/드레인 영역 위에 유전체 층을 형성하는 것, 및 콘택트 개구부를 형성하기 위해 유전체 층을 에칭하는 것을 포함한다. 소스/드레인 영역은 콘택트 개구부에 노출된다. 방법은, 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 것, 콘택트 개구부에서 콘택트 스페이서를 형성하기 위해 유전체 스페이서 층을 에칭하는 것, 유전성 스페이서 층이 성막된 이후 콘택트 개구부를 통해 소스/드레인 영역에 도펀트를 주입하는 것, 및 콘택트 개구부를 충전하도록 콘택트 플러그를 형성하는 것을 더 포함한다.

Description

감소된 도펀트 손실 및 증가된 치수를 갖는 콘택트 형성{CONTACT FORMATION WITH REDUCED DOPANT LOSS AND INCREASED DIMENSIONS}
[우선권 주장 및 교차 참조]
본 출원은 2021년 7월 29일자로 출원된 발명의 명칭이 "MD Implant Sequence Change for Dopant Loss Prevention and MD_CD Enlargement"인 다음의 가출원된 미국 특허 출원: 출원 번호 제63/226,834호의 이익을 주장하는데, 상기 출원은 참조에 의해 본원에 통합된다.
집적 회로의 사이즈가 점점 더 작아지게 됨에 따라, 각각의 형성 프로세스도 또한 점점 더 어려워지게 되고, 종래에는 문제가 발생하지 않았던 문제가 발생할 수도 있다. 예를 들면, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성에서, 소스/드레인 영역의 사이즈는 점점 더 작아지게 되어, 콘택트 저항을 점점 더 높아지게 만든다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9 내지 도 15는, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET) 및 콘택트 플러그의 형성에서의 중간 단계의 단면도 및 사시도(perspective view)를 예시한다.
도 16 및 도 17은, 몇몇 실시형태에 따른, FinFET 및 콘택트 플러그의 형성에서의 중간 단계의 단면도를 예시한다.
도 18은, 몇몇 실시형태에 따른, FinFET에서의 주입된 도펀트의 분포를 예시한다.
도 19는, 몇몇 실시형태에 따른, FinFET를 형성하기 위한 프로세스 플로우를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열체(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "기저의(underlying)", "아래의(below)", "하위의(lower)", "위에 놓이는(overlying)", "상위의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다양한 실시형태에 따른 트랜지스터용 콘택트 플러그를 형성하기 위한 방법 및 그 형성 방법이 제공된다. 몇몇 실시형태에 따르면, 트랜지스터가 형성된다. 그 다음, 트랜지스터의 소스/드레인 영역을 드러내기 위해 콘택트 개구부가 형성된다. 그 다음, 등각 유전체 스페이서 층(conformal dielectric spacer layer)이 형성되고, 콘택트 개구부 안으로 연장되고, 그 다음, 콘택트 스페이서를 형성하도록 에칭된다. 그 다음, 소스/드레인 영역 및 콘택트 스페이서에 도펀트를 주입하기 위해 주입 프로세스가 수행된다. 그 다음, 실리사이드(silicide) 영역 및 콘택트 플러그가 콘택트 개구부에서 형성된다. 콘택트 스페이서의 형성 이후 주입 프로세스(implantation process)를 수행하는 것에 의해, 콘택트 플러그의 횡방향 치수(lateral dimension)는 주입에 기인하여 실질적으로 감소되지는 않는다. 더구나, 소스/드레인 영역에서의 도펀트 손실이 감소된다. 몇몇 실시형태에 따른 트랜지스터를 형성하는 중간 단계가 예시된다. 몇몇 예시된 실시형태에서, 본 개시의 개념을 설명하기 위해 핀 전계 효과 트랜지스터(FinFET)의 형성이 예로서 사용된다. 평면형 트랜지스터, 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터, 등등과 같은 다른 트랜지스터도 또한 본 개시의 개념을 채택할 수도 있다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9 내지 도 15는, 본 개시의 몇몇 실시형태에 따른, 트랜지스터(이것은, 예를 들면, FinFET일 수도 있음)의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다. 프로세스는 또한 도 19에서 도시되는 프로세스 플로우(300)에서 개략적으로 반영된다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 웨이퍼(10)는, 각각 트랜지스터를 형성하기 위한, 디바이스 영역(100) 및 디바이스 영역(200)을 포함한다. 본 개시의 몇몇 실시형태에 따르면, 디바이스 영역(100 및 200)에서 형성되는 트랜지스터는 반대 타입을 갖는다. 예를 들면, 디바이스 영역(100)에서 형성되는 트랜지스터는 p 타입 트랜지스터일 수도 있고, 디바이스 영역(200)에서 형성되는 트랜지스터는 n 타입 트랜지스터일 수도 있다. 다른 실시형태에 따르면, 디바이스 영역(100)에서 형성되는 트랜지스터는 n 타입 트랜지스터일 수도 있고, 디바이스 영역(200)에서 형성되는 트랜지스터는 p 타입 트랜지스터일 수도 있다. 또 다른 실시형태에 따르면, 디바이스 영역(100 및 200)에서 형성되는 트랜지스터는 p 타입 또는 n 타입과 같은 동일한 전도성 타입을 갖는다.
기판(20)은, 실리콘 기판, 실리콘 게르마늄(silicon germanium) 기판, 또는 다른 반도체 재료로 형성되는 기판일 수도 있는 반도체 기판일 수도 있다. 몇몇 실시형태에 따르면, 기판(20)은 벌크 실리콘 기판 및 벌크 실리콘 기판 위의 에피택시 실리콘 게르마늄(SiGe) 층 또는 게르마늄 층(내부에 실리콘이 없음)을 포함한다. 기판(20)은 p 타입 또는 n 타입 불순물로 도핑될 수도 있다. 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역과 같은 분리 영역(22)이 기판(20) 안으로 연장하도록 형성될 수도 있다. 이웃하는 STI 영역(22) 사이의 기판(20) 부분은 반도체 스트립(124 및 224)으로 지칭되는데, 이들은 각각 디바이스 영역(100 및 200) 내에 있다.
STI 영역(22)은 라이너 산화물(liner oxide)(도시되지 않음)을 포함할 수도 있다. 라이너 산화물은 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물로 형성될 수도 있다. 라이너 산화물은 또한, 예를 들면, 원자 층 성막(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 성막된 실리콘 산화물(silicon oxide) 층일 수도 있다. STI 영역(22)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수도 있는데, 유전체 재료는 유동 가능 화학적 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 사용하여 형성될 수도 있다.
도 2를 참조하면, 반도체 스트립(124 및 224)의 상단 부분이 이웃하는 STI 영역(22)의 상단 표면(122A 및 222A)보다 더 높게 돌출되어 돌출 핀(124' 및 224')을 각각 형성하도록, STI 영역(22)은 리세싱된다(recessed). 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(302)로서 예시된다. 에칭은 건식 에칭 프로세스(dry etching process)를 사용하여 수행될 수도 있는데, 건식 에칭 프로세스는, 예를 들면, 에칭 가스로서, NH3 및 NF3을 사용하여 수행될 수도 있다. 에칭 프로세스 동안, 에칭을 위한 플라즈마가 생성될 수도 있다. 아르곤도 또한 포함될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, STI 영역(22)의 리세싱(recessing)은 습식 에칭 프로세스(wet etching process)를 사용하여 수행된다. 에칭 화학 물질은, 예를 들면, 희석된 HF 용액을 포함할 수도 있다.
상기에서 예시되는 실시형태에서, 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드렐(mandrel)은 핀을 패턴화하기 위해 사용될 수도 있다.
도 3을 참조하면, 더미 게이트 스택(130 및 230)이 돌출 핀(124' 및 224')의 상단 표면 및 측벽 상에 각각 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(304)로서 예시된다. 더미 게이트 스택(130)은, 더미 게이트 유전체(132) 및 더미 게이트 유전체(132) 위의 더미 게이트 전극(134)을 포함할 수도 있다. 더미 게이트 스택(230)은, 더미 게이트 유전체(232) 및 더미 게이트 유전체(232) 위의 더미 게이트 전극(234)을 포함할 수도 있다. 더미 게이트 유전체(132 및 232)는 열 산화, 화학적 산화, 또는 성막 프로세스를 통해 형성될 수도 있고, 예를 들면, 실리콘 산화물로 형성될 수도 있거나 또는 그것을 포함할 수도 있다. 도 3은 STI 영역(22) 상에서 연장되는 수평 부분을 포함하는 성막된 게이트 유전체(132 및 232)를 예시한다. 그렇지 않고, 더미 게이트 유전체(132 및 232)가 산화를 통해 형성될 때, 더미 게이트 유전체(132 및 232)는 돌출 핀(124' 및 224')의 표면 상에서 형성되고, STI 영역(22) 상의 수평 부분을 포함하지 않는다.
더미 게이트 전극(134 및 234)은, 예를 들면, 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수도 있고, 비정질 탄소와 같은 다른 재료가 또한 사용될 수도 있다. 더미 게이트 스택(130 및 230)은 또한, 하드 마스크 층(136 및 236)을 각각 포함할 수도 있다. 하드 마스크층(136 및 236)은 실리콘 질화물(silicon nitride), 실리콘 탄질화물(silicon carbo-nitride), 또는 등등, 또는 이들의 다중 층으로 형성될 수도 있다. 더미 게이트 스택(130 및 230) 각각은 단일의 또는 복수의 돌출 핀(124' 및 224')을 각각 가로지른다.
다음으로, 게이트 스페이서(138 및 238)가 더미 게이트 스택(130 및 230)의 측벽 상에 각각 형성된다. 한편, 핀 스페이서(도시되지 않음)가 돌출 핀(124' 및 224')의 측벽 상에서 또한 형성될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 게이트 스페이서(138 및 238)는 실리콘 산질화물(silicon oxynitride; SiON), 실리콘 산탄질화물(silicon oxy-carbo-nitride; SiOCN), 실리콘 질화물,또는 등등과 같은 유전체 재료(들)로 형성되거나 또는 이들을 포함하고, 단일 층 구조물 또는 복수의 유전체 층을 포함하는 다중 층 구조물을 구비할 수도 있다. 예를 들면, 게이트 스페이서(138 및 238)는 저유전율 유전체 하위 층(low-k dielectric sub-layer) 및 비 저유전율 유전체 하위 층(non-low-k dielectric sub-layer)을 포함할 수도 있다. 게이트 스페이서(138 및 238)의 형성은 하나의 또는 복수의 등각적 성막 프로세스, 후속하는 하나의 또는 복수의 이방성 에칭 프로세스를 포함할 수도 있다. 등각적 성막 프로세스는 ALD, CVD, 또는 등등을 사용하여 수행될 수도 있다.
그 다음, 에칭 프로세스가 수행되어, 더미 게이트 스택(130 및 230) 및 게이트 스페이서(138 및 238)에 의해 피복되지 않는 돌출 핀(124' 및 224')의 부분을 에칭하여, 도 4에서 도시되는 구조물을 초래한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(306)로서 예시된다. 에칭 프로세스는 이방성일 수도 있고, 그러므로, 각각의 더미 게이트 스택(130/230) 및 게이트 스페이서(138/238) 바로 아래에 있는 핀(124' 및 224')의 부분은 보호되고, 에칭되지 않는다. 리세싱된 반도체 스트립(124 및 224)의 상단 표면은, 몇몇 실시형태에 따르면, 인접한 STI 영역(22)의 상단 표면보다 더 낮을 수도 있다. 따라서 리세스(140 및 240)가 STI 영역(22) 사이에서 형성된다. 디바이스 영역(100 및 200)에서의 리세싱은 일반적인 에칭 프로세스에서 또는 별개의 프로세스에서 수행될 수도 있고, 리세스(140)의 깊이는 리세스(240)의 깊이와 동일할 수도 있거나 또는 상이할 수도 있다.
다음으로, 리세스(140 및 240)로부터 반도체 재료(들)를 선택적으로 성장시키는 것에 의해 에피택시 영역(소스/드레인 영역)이 형성되어, 도 5의 구조물을 초래한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(308)로서 예시된다. 에피택시 영역의 재료는, 대응하는 디바이스 영역이 p 타입 트랜지스터를 형성하기 위한 것인지 또는 n 타입 트랜지스터를 형성하기 위한 것인지의 여부에 관련된다. 몇몇 실시형태에 따르면, 각각의 트랜지스터가 p 타입 트랜지스터인 경우, 대응하는 에피택시 영역(142 또는 242)은 붕소(SiGeB), 실리콘 붕소(SiB), 또는 등등으로 도핑되는 실리콘 게르마늄, 또는 p 타입을 갖는 이들의 다중 층을 포함할 수도 있다. 몇몇 실시형태에 따르면, 각각의 트랜지스터가 n 타입 트랜지스터인 경우, 대응하는 에피택시 영역(142 또는 242)은 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 실리콘 비소(silicon arsenic; SiAs), 또는 등등, 또는 n 타입을 갖는 이들의 다중 층으로 형성될 수도 있거나 또는 이들을 포함할 수도 있다. 에피택시 영역(142 및 242)이 반대되는 전도성 타입을 갖는 경우, 에피택시 영역(142 및 242)의 형성은 별개의 프로세스에서 그리고 상이한 마스크(도시되지 않음)를 사용하여 수행된다.
리세스(140 및 240)가 에피택시 반도체 재료로 충전된 이후, 에피택시 영역(142 및 242)의 추가적인 에피택셜 성장은, 에피택시 영역(142 및 242)으로 하여금 수평으로 확장하게 하고, 패싯이 형성될 수도 있다. 이웃하는 리세스로부터 성장되는 에피택시 영역은 병합되어 큰 에피택시 영역을 형성할 수도 있거나, 또는 병합되지 않는 경우 별개의 에피택시 영역으로서 남을 수도 있다. 에피택시 영역(142 및 242)은 각각의 트랜지스터의 소스/드레인 영역을 형성하며, 또한, 소스/드레인 영역(142 및 242)으로서 각각 지칭될 수도 있다.
도 6은 콘택트 에칭 정지 층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(Inter-Layer Dielectric; ILD)(48)를 성막하기 위한 사시도를 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(310)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, CESL(46)은 실리콘 질화물, 실리콘 탄질화물, 또는 등등으로 형성된다. CESL(46)은, 예를 들면, ALD 또는 CVD와 같은 등각적 성막 프로세스를 통해 형성될 수도 있다. ILD(48)는 CESL(46) 위에서 형성되고, 예를 들면, FCVD, 스핀 온 코팅, CVD, 또는 등등을 사용하여 형성될 수도 있다. ILD(48)는 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 테트라 에틸 오르쏘 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화물, 또는 등등으로 형성될 수도 있다. CESL(46), ILD(48), 더미 게이트 스택(130 및 230), 및 게이트 스페이서(138 및 238)의 상단 표면을 서로 수평이 되게 하기 위해, 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다.
도 6에서 도시되는 구조물이 형성된 이후, 하드 마스크 층(136 및 236), 더미 게이트 전극(134 및 234), 및 더미 게이트 유전체(132 및 232)를 포함하는 더미 게이트 스택(130 및 230)은 금속 게이트 및 대체 게이트 유전체로 대체되는데, 이들은 대체 게이트 스택을 형성한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(312)로서 예시된다. 대체 게이트를 형성하기 위해, 도 6에서 도시되는 바와 같은 대체 게이트 스택(130 및 230)은 에칭 프로세스를 통해 제거되어, 게이트 스페이서(138) 사이에서 그리고 게이트 스페이서(238) 사이에서 트렌치를 각각 형성한다. 따라서, 돌출 핀(124' 및 224')의 상단 표면 및 측벽은 결과적으로 나타나는 트렌치에 노출된다.
그 다음, 웨이퍼(10)의 일부의 사시도 및 단면도를 예시하는 도 7a 및 도 7b에서 도시되는 바와 같이, 대체 게이트 스택(150 및 250)이 트렌치 내에서 형성된다. 본 개시의 몇몇 실시형태에 따르면, 대체 게이트 스택(150)은 게이트 유전체(152) 및 대응하는 게이트 유전체(152) 위의 게이트 전극(158)을 포함한다. 대체 게이트 스택(250)은 게이트 유전체(252) 및 대응하는 게이트 유전체(252) 위의 게이트 전극(258)을 포함한다. 게이트 유전체(152 및 252)는, 도 7b에서 도시되는 바와 같이, 계면 층(Interfacial Layer; IL)(154 및 254) 및 위에 놓이는 고유전율(high-k) 유전체(156 및 256)를 각각 포함한다. IL(154 및 254)은 돌출 핀(124' 및 224')의 노출된 표면 상에서 각각 형성된다. IL(154 및 254) 각각은, 돌출 핀(124' 및 224')의 표면 층의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다.
도 7b는, 도 7a에서 도시되는 바와 같은 단면 7B-7B를 예시한다. 도 7b에서 도시되는 바와 같이, 게이트 유전체(152 및 252)는 IL(154 및 254) 위에서 각각 형성되는 고유전율 유전체 층(156 및 256)을 더 포함할 수도 있다. 고유전율 유전체 층(156 및 256)은, 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide), 실리콘 질화물, 또는 등등과 같은 고유전율 유전체 재료로 형성될 수도 있거나 또는 이들을 포함할 수도 있다. 고유전율 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수도 있다. 고유전율 유전체 층(156 및 256)은 등각 층으로서 형성되고, 돌출 핀(124' 및 224')의 측벽 및 게이트 스페이서(138 및 238)의 측벽 상에서 연장된다. 본 개시의 몇몇 실시형태에 따르면, 고유전율 유전체 층(156 및 256)은 ALD 또는 CVD를 사용하여 형성된다.
도 7b가 에피택시 영역(142 및 242)의 상단 표면이 돌출 핀(124' 및 224')의 상단 표면과 동일 평면에 있는 것을 예시하지만, 에피택시 영역(142 및 242)의 상단 표면은 대응하는 돌출 핀(124' 및 224')의 상단 표면보다 더 높을 수도 있다는 것이 인식된다.
게이트 전극(158 및 258)(도 7b)은 복수의 적층된 전도성 하위 층을 포함할 수도 있다. 게이트 전극(158 및 258)의 형성은 ALD 또는 CVD와 같은 등각적 성막 프로세스를 포함할 수도 있고, 그 결과, 적층된 전도성 하위 층의 수직 부분의 두께 및 수평 부분의 두께는 서로 실질적으로 동일하다.
게이트 전극(158 및 258)은 금속 층(158A 및 258A)을 각각 포함할 수도 있고, 각각은 확산 배리어 층 및 확산 배리어 층 위의 하나(또는 그 이상의) 일 함수 층(work-function layer)(별개로 도시되지 않음)을 포함한다. 확산 배리어 층은, 실리콘으로 도핑될 수도 있는(또는 도핑되지 않을 수도 있는) 티타늄 질화물(titanium nitride)(TiN)로 형성될 수도 있다. 일 함수 층은 대응하는 게이트의 일 함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성되는 복수의 층을 포함한다. 일 함수 층의 재료는, 각각의 FinFET이 n 타입 FinFET인지 또는 p 타입 FinFET인지의 여부에 따라 선택된다. 예를 들면, 디바이스 영역(100)이 p 타입 디바이스 영역인 경우, 금속 층(158A)의 일 함수 층은 TiN 층을 포함할 수도 있다. 디바이스 영역(200)이 n 타입 디바이스 영역인 경우, 금속 층(258A)의 대응하는 일 함수 층은 알루미늄 함유 금속 층(예컨대, TiAl, TiAlC, TiAlN, 또는 등등)을 포함할 수도 있다. 일 함수 층(들)의 성막 이후, 다른 TiN 층일 수도 있는 배리어 층이 형성된다.
게이트 전극(158 및 258)은 또한, 트렌치가 각각의 금속 층(158A 및 258A)에 의해 완전히 충전되지 않는 경우, 나머지 트렌치를 충전하는 각각의 충전 금속(158B 및 258B)을 포함할 수도 있다. 충전 금속은, 예를 들면, 텅스텐 또는 코발트로 형성될 수도 있다. 충전 재료의 형성 이후, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되고, 그 결과 ILD(48) 위에 성막된 층의 일부가 제거된다. 게이트 유전체(152/252) 및 게이트 전극(158/258)의 나머지 부분은, 조합하여, 이하에서 대체 게이트 스택(150 및 250)으로 지칭된다.
그 다음, 자기 정렬식(self-aligned) 게이트 마스크(160 및 260)가 몇몇 실시형태에 따라 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(312)로서 또한 예시된다. 자기 정렬식 게이트 마스크(160 및 260)는, 기저의 대체 게이트 스택(150 및 250)에 자기 정렬되고, ZrO2, Al2O3, SiON, SiCN, SiO2, 또는 등등과 같은 유전체 재료(들)로 형성된다. 형성 프로세스는 에칭을 통해 대체 게이트 스택(150 및 250)을 리세싱하여 리세스를 형성하는 것, 유전체 재료를 리세스에 충전하는 것, 및 유전체 재료의 잉여 부분을 제거하기 위해 평탄화 프로세스를 수행하는 것을 포함할 수도 있다. 이때, 게이트 마스크(160 및 260), 게이트 스페이서(138 및 238), CESL(46), 및 ILD(48)의 상단 표면은 실질적으로 동일 평면에 있을 수도 있다.
도 8a 및 도 8b를 참조하면, ILD(48) 및 CESL(46)이 에칭되어 소스/드레인 콘택트 개구부(162 및 262)를 형성한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(314)로서 예시된다. 도 8b는, 도 8a에서 도시되는 바와 같은 단면 8B-8B를 예시한다. CESL(46)은 ILD(48)의 에칭에서 에칭 정지 층으로서 사용되고, 그 다음, CESL(46)은 에칭되어, 기저의 소스/드레인 영역(142 및 242)을 노출시킨다. 콘택트 개구부(162 및 262)는 동시에 형성될 수도 있거나, 또는 별개로 형성될 수도 있다. 오버 에칭에 기인하여, 개구부(162 및 262)는, 도 8b에서 도시되는 바와 같이, 소스/드레인 영역(142 및 242) 안으로 약간 연장될 수도 있다.
도 8b를 참조하면, 콘택트 개구부(162 및 262)의 형성 이후, 몇몇 실시형태에 따라 각각의 콘택트 개구부(162 및 262)의 한쪽 또는 양쪽 상에 CESL(46) 및 ILD(48)의 일부 부분이 남아 있다. CESL(46) 및 ILD(48)의 대응하는 나머지 부분은, 후속하는 도펀트 주입 및 실리사이드화(silicidation) 프로세스에서 스페이서의 일부로서 또한 사용된다. 따라서, 콘택트 개구부(162 및 262)의 양쪽 상의 CESL(46) 및 ILD(48)의 나머지 부분은 스페이서(163 및 263)로서 지칭된다. 대안적인 실시형태에 따르면, 이웃하는 게이트 스페이서(138) 사이에서 그리고 이웃하는 게이트 스페이서(238) 사이에서 CESL(46) 및 ILD(48)의 부분이 완전히 제거된다. 결과적으로, 게이트 스페이서(138 및 238)의 측벽은 대응하는 콘택트 개구부(162 및 262)에 각각 노출된다.
소스/드레인 영역(142 및 242)의 노출된 표면은, 예를 들면, 외부(open air) 또는 다른 산소 함유 가스 및/또는 수분 함유 가스에 대한 노출에 기인하여, 산화될 수도 있다. 또한, 산화는 콘택트 개구부(162 및 262) 형성 이후 수행되는 세정 프로세스에 기인하여 야기될 수도 있는데, 세정 프로세스에서 세정 용액은 물을 포함할 수도 있다. 산화는 소스/드레인 영역(142 및 242)의 노출된 표면 상에서 산화물 층(164 및 264)이 각각 형성되는 것을 초래한다. 산화물 층(164 및 264)은, 기저의 소스/드레인 영역(142 및 242)의 재료에 따라, 실리콘 산화물, 실리콘 게르마늄 산화물(silicon germanium oxide), 또는 등등을 포함할 수도 있다. 몇몇 실시형태에 따르면, 산화물 층(164 및 264)은 약 2 nm와 약 4 nm 사이의 범위 내의 두께를 갖는다.
몇몇 실시형태에 따르면, 콘택트 개구부(162 및 262)는 동일한 길이, 폭, 직경, 등등과 같은 동일한 횡방향 치수를 갖는다. 예를 들면, 콘택트 개구부(162)의 폭(W1)은 콘택트 개구부(262)의 폭(W2)과 동일할 수도 있다. 폭(W1 및 W2)은 게이트 스택(150 및 250)의 중간 높이에서 각각 측정될 수도 있다. 또한, 이웃하는 게이트 스페이서(138) 사이의 중간에서 콘택트 개구부(162)가 형성될 수도 있고, 이웃하는 게이트 스페이서(238) 사이의 중간에서 콘택트 개구부(262)가 형성될 수도 있다. 따라서, 스페이서(163)의 두께(T1)는 스페이서(263)의 두께(T2)와 동일할 수도 있는데, 여기서 두께(T1 및 T2)는 또한, 대응하는 게이트 스택(150 및 250)의 중간 높이에서 각각 측정된다.
도 9를 참조하면, 유전체 스페이서 층(66)은 콘택트 개구부(162 및 262) 각각 안으로, 그리고 CESL(46) 및 ILD(48)의 측벽 상에서 연장되도록 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(316)로서 예시된다. 유전체 스페이서 층(66)은, 도 8a에서 도시되는 바와 같은 소스/드레인 영역(142 및 242)의 형상으로부터 실현될 수 있는 바와 같이, 소스/드레인 영역(142 및 242)의 측벽 상에서 또한 연장된다. 본 개시의 몇몇 실시형태에 따르면, 유전체 스페이서 층(66)은 CVD 또는 ALD와 같은 등각적 성막 프로세스를 사용하여 형성된다. 유전체 스페이서 층(66)은 3.9보다 더 큰 k 값을 갖는 고유전율 유전체 층일 수도 있고, 그 결과, 그것은 양호한 분리 능력을 갖는다. 후보 재료는 SiN, SiOCN, AlxOy, HfO2, 또는 등등을 포함한다. 유전체 스페이서 층(66)의 두께는, 예를 들면, 약 2 nm와 약 6 nm 사이의 범위 내에 있을 수도 있다.
도 10을 참조하면, 이방성 에칭 프로세스가 수행되고, 그 결과, 유전체 스페이서 층(66)의 수평 부분이 제거되고, 콘택트 개구부(162 및 262) 내부의 유전체 스페이서 층(66)의 수직 부분이 남겨져서, 콘택트 스페이서(166 및 266)를 각각 형성한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(318)로서 예시된다. 콘택트 스페이서(166 및 266) 각각은 웨이퍼(10)의 상부로부터 볼 때 링을 형성할 수도 있다. 콘택트 개구부(162 및 262) 내의 유전체 층(66) 부분이 동일한 두께를 가지며, 게다가 폭(W1 및 W2)(콘택트 스페이서(166 및 266)를 제외한 콘택트 개구부(162 및 262)의 폭)이 서로 동일하기 때문에, 콘택트 개구부(162)의 폭(W3)은 콘택트 개구부(262)의 폭(W4)과 동일할 수도 있다. 폭(W3 및 W4)은 게이트 스택(150 및 250)의 중간 높이에서 각각 측정될 수도 있다.
도 11을 참조하면, 주입 마스크(implantation mask; 270)가 형성된다. 주입 마스크(270)는 포토레지스트를 포함할 수도 있으며, 단일 층 마스크, 삼중 층 마스크, 사중 층 마스크, 또는 등등일 수도 있다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(320)로서 예시된다. 주입 마스크(270)는, 나머지 부분이, 도 10의 구조물을 노출된 상태로 남겨 두면서, 디바이스 영역(200) 내의 구조물을 피복하는 상태로, 패턴화된다.
다음으로, 주입 프로세스(172)가 수행되어 도펀트를 디바이스 영역(100)에 주입한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(322)로서 예시된다. 도펀트는 디바이스 영역(100)에서 형성되고 있는 트랜지스터의 전도성 타입과 동일한 전도성 타입을 갖는다. 예를 들면, p 타입 트랜지스터가 디바이스 영역(100)에서 형성되어야 하는 경우(그리고 소스/드레인 영역(142)이 p 타입을 갖는 경우), 주입된 도펀트도 또한 p 타입을 가지며, 붕소, BF2, 갈륨, 인듐, 또는 등등, 또는 이들의 조합을 포함할 수도 있다. n 타입 트랜지스터가 디바이스 영역(100)에서 형성되어야 하는 경우(그리고 소스/드레인 영역(142)이 n 타입을 갖는 경우), 주입된 도펀트는 비소, 인, 안티몬, 또는 이들의 조합을 포함할 수도 있다. 디바이스 영역(200)을 선택적으로 마스킹하는 것, 및 소스/드레인 영역(142)에 주입하는 것에 의해, 디바이스 영역(100 및 200)의 디바이스는 상이하게 핸들링될 수도 있다. 예를 들면, p 타입 트랜지스터 및 n 타입 트랜지스터가 디바이스 영역(100 및 200)에서 각각 형성되어야 하는 경우, 소스/드레인 영역(242)에서의 n 타입 도펀트 농도를 변경되지 않은 상태로 남겨두면서, p 타입 도펀트가 주입되어 소스/드레인 영역(142)의 p 타입 도펀트 농도를 증가시킬 수도 있다(그 결과, 소스/드레인 저항이 감소될 수도 있다). 디바이스 영역(100 및 200)의 디바이스가 p 타입 또는 n 타입과 같은 동일한 전도성 타입을 갖는 경우, 디바이스 영역(100 및 200)의 트랜지스터의 디바이스 성능을 미세 튜닝하기 위해 선택적 주입이 또한 사용될 수도 있고, 그 결과, 트랜지스터는 현저한 성능을 가질 수도 있다.
주입 프로세스(172)의 주입 에너지는 약 0.3 keV와 약 50 keV 사이의 범위 내에 있을 수도 있다. 주입 프로세스(172)는 소스/드레인 영역(142)의 상단 부분이 내부에 도펀트를 포함하도록 주입되는 것을 초래하고, 한편, 소스/드레인 영역(142)의 하위 부분은 주입되지 않는다. 주입 선량(dosage)은 약 5E13/cm2와 약 1E16/cm2 사이의 범위 내에 있을 수도 있다. 주입은 수직이거나 또는 기울어질 수도 있고, 경사 각도는 약 60 도보다 더 작을 수도 있다. 주입 동안, 웨이퍼 온도는, 예를 들면, 약 100 ℃와 약 500 ℃ 사이의 범위 내에서 상승될 수도 있다.
도 11은 주입된 영역을 개략적으로 예시하는데, 주입된 영역은 부호 "'"가 후속되는 주입된 영역의 해당 표기법을 사용하여 나타내어진다. 예를 들면, 소스/드레인(142), 콘택트 스페이서(166), 및 게이트 마스크(160)의 주입된 상단 부분은 대안적으로, 각각, 142', 166', 및 160'으로서 나타내어질 수도 있다. 스페이서(163)도 또한 주입될 수도 있다. 주입에 기인하여, 주입된 부분은 주입 손상에 기인하여, 그리고 주입된 도펀트의 추가에 기인하여, 볼륨이 확장된다. 스페이서(163 및 166)의 두께는 각각 T1' 및 T3'으로 나타내어지는데, 두께(T1')는 두께(T1)(도 10)보다 더 크고, 두께(T3')는 두께(T3)(도 10)보다 더 크다. 두께(T1 및 T3)는, 각각, 주입 프로세스가 수행되기 이전의 스페이서(163 및 166)의 두께이다. 더구나, 두께(T1')는 스페이서(263)의 두께(T2)보다 더 클 수도 있고, 두께(T3')는 스페이서(266)의 두께(T4)보다 더 클 수도 있다.
몇몇 실시형태에 따르면, 총 두께(T1' + T3')는, 총 두께(T1 + T3)(도 10, 주입 프로세스 이전)보다, 약 2 Å과 약 1 nm 사이의 범위 내의 차이만큼 더 크다. 더구나, 스페이서(263 및 266)는 또한, 총 두께(T1 + T3)와 동일할 수도 있는 총 두께(T2 + T4)를 갖는다. 따라서, 콘택트 스페이서(163' 및 166')의 총 두께(T1' + T3')도 또한 콘택트 스페이서(263 및 266)의 총 두께(T2+T4)보다 더 크다. 콘택트 스페이서(163' 및 166')의 확장은, 후속하여 형성되는 콘택트 플러그의 폭에서 불리한 감소를 초래할 수도 있고, 콘택트 저항에서 불리한 증가를 초래할 수도 있다.
주입 프로세스(172) 동안의 디바이스 영역(200)의 마스킹에 기인하여, 콘택트 스페이서(266) 및 스페이서(263)(및 스페이서(263) 내의 ILD(48) 및 CESL(46))는, 주입 프로세스(172)에서 채택되는 도펀트에 따라, 붕소, 갈륨, 인듐, 또는 등등과 같은 주입된 도펀트가 없을 수도 있다. 더구나, 디바이스 영역(200)은 소스/드레인 영역(242)과 동일한 전도성 타입을 갖는 임의의 도펀트로 주입되지 않을 수도 있다. 예를 들면, 소스/드레인 영역(242)이 n 타입 영역인 경우, 결과적으로 나타나는 FinFET(290)(도 15)의 콘택트 스페이서(266) 및 스페이서(263)는, 인, 비소, 안티몬, 또는 등등이 없을 수도 있다.
주입 프로세스 이후, 주입 마스크(270)가 제거된다. 결과적으로 나타나는 구조물이 도 12에서 예시된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(324)로서 예시된다. 산화물 층(164 및 264) 둘 모두가 노출된다. 주입에 기인하여, 콘택트 스페이서(163 및 166')는 횡방향으로 확장되고, 한편, 콘택트 스페이서(263 및 266)는 확장되지 않고, 콘택트 개구부(162)의 W3'은 콘택트 개구부(262)의 W4보다 더 작다.
후속하는 프로세스에서, 산화물 층(164 및 264)을 제거하기 위해, 그리고 소스/드레인 영역(142 및 242)을 드러내기 위해, 세정 프로세스가 수행된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(326)로서 예시된다. 결과적으로 나타나는 구조물이 도 13에서 도시된다. 몇몇 실시형태에 따르면, 세정 프로세스는, 건식 세정이 사용될 때, NF3과 NH3의 혼합물, HF와 NH3의 혼합물, 또는 등등을 사용하여 수행될 수도 있다. 세정 프로세스는, 습식 세정이 사용되는 경우, 희석된 HF 용액을 사용하여 또한 수행될 수도 있다. 세정 프로세스 동안, 콘택트 스페이서(166' 및 266) 둘 모두는 세정 화학 물질에 노출되고 또한 박형화되지만, 콘택트 스페이서(166' 및 266)는 대응하는 산화물 층(164 및 264)보다 더 낮은 에칭 레이트에서 박형화된다. 콘택트 스페이서(166' 및 266)의 결과적으로 나타나는 두께는, 각각, 두께(T3" 및 T4")로서 지칭되는데, 이들은 도 11의 두께(T3' 및 T4)보다 각각 더 작다. 몇몇 실시형태에 따르면, 스페이서(166' 및 266)의 두께는 약 0.5 nm와 약 2 nm 사이의 범위 내의 값만큼 감소될 수도 있다.
주입된 콘택트 스페이서(166')는 콘택트 스페이서(266)보다 더 큰 에칭 레이트를 갖는다. 따라서, (주입에 기인하는) 콘택트 스페이서(166')의 증가된 두께는, 콘택트 스페이서(266)보다 콘택트 스페이서(166')의 증가된 에칭 레이트에 기인하여 보상된다(더 많이 감소됨). 콘택트 스페이서(166'(166))의 형성 이전보다는 오히려 그 이후에 주입 프로세스를 수행하는 것에 의해, 콘택트 스페이서(166')의 두께에 대한 주입의 영향은 적어도 감소되거나, 또는 실질적으로 제거된다. 예를 들면, 두께(T3")는 두께(T3')(도 11)보다 더 작고, 두께(T3)(도 10)와 동일할 수도 있거나, 또는 더 작을 수도 있거나, 또는 더 클 수도 있다.
더구나, 콘택트 스페이서(166(166'))의 형성 이후 주입 프로세스를 수행하는 것에 의해, 두께 차이((T1' + T3") - (T2 + T4"))가 감소되고, 제거될 수도 있는데, 여기서 (T1' + T3")은 콘택트 스페이서(163 및 166')의 총 두께이고, (T2 + T4")는 콘택트 스페이서(263 및 266)의 총 두께이다. 예를 들면, 두께 차이는 약 0.5 nm보다 더 작을 수도 있고, 약 0.2 nm보다 더 작을 수도 있다. 더구나, 도 13에서, 콘택트 개구부(162)의 W3"은 콘택트 개구부(262)의 W4"과 동일할 수도 있거나, 또는 더 작을 수도 있거나, 또는 더 클 수도 있다. 다르게 말하면, 주입에 기인하여, 개구부(162)의 폭은 제1 양만큼 감소되고, 세정 및 박형화 프로세스는 개구부(162)의 폭에서 제2 양만큼의 증가를 초래한다. 제2 양은 제1 양과 동일할 수도 있거나, 또는 더 작을 수도 있거나, 또는 더 클 수도 있다. 몇몇 실시형태에 따르면, 세정 프로세스(예컨대 화학 물질 및/또는 시간 지속 기간)는, 폭(W3")은 폭(W4")과 동일하고, 결과적으로 나타나는 콘택트 플러그의 폭이 최대화되도록 조정되고, 한편 콘택트 스페이서(166)에 의해 제공되는 보호는 희생되지 않는다. 또한, 두께(T1')는 두께(T2)보다 더 클 수도 있고, 두께(T3")는 두께(T4")보다 더 작을 것이다.
도 14 및 도 15는 소스/드레인 실리사이드 영역의 형성을 예시한다. 도 14를 참조하면, 금속 층(76)(예컨대 티타늄 층 또는 코발트 층)이, 예를 들면, 물리적 증착(Physical Vapor Deposition; PVD)을 사용하여 성막된다. 그 다음, 티타늄 질화물(titanium nitride) 층 또는 탄탈룸 질화물(tantalum nitride) 층과 같은 금속 질화물(metal nitride) 층일 수도 있는 배리어 층(78)이 금속 층(76) 위에 성막된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(328)로서 예시된다. 배리어 층(78)은 금속 층(76)의 상단 층을 질화하는(nitriding) 것, 및 금속 층(76)의 저부(bottom) 층을 질화되지 않은 채로 남겨두는 것에 의해 형성될 수도 있다. 대안적으로, CVD 프로세스 또는 ALD 프로세스와 같은 성막 프로세스를 통해 배리어 층(78)이 형성될 수도 있다. 금속 층(76) 및 배리어 층(78) 둘 모두는 등각적일 수도 있고, 콘택트 개구부(162 및 262) 안으로 연장될 수도 있다.
그 다음, 금속 층(76)을 소스/드레인 영역(142 및 242) 내의 실리콘(및, 만약 있다면, 게르마늄)과 반응시키기 위해, 어닐링 프로세스가 수행된다. 따라서, 소스/드레인 실리사이드 영역(180 및 280)이, 도 15에서 도시되는 바와 같이, 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(330)로서 예시된다. 어닐링 프로세스는 급속 열 어닐(Rapid Thermal Anneal; RTA), 퍼니스 어닐(furnace anneal), 또는 등등을 통해 수행될 수도 있다. 금속 층(76)의 일부 측벽 부분은 실리사이드화 프로세스 이후에 남게 된다.
몇몇 실시형태에 따르면, 도15에서 도시되는 바와 같이, 배리어 층(78) 및 나머지 금속 층(76)은 제거되고, 추가적인 배리어 층(182 및 282)의 형성이 후속된다. 몇몇 실시형태에 따르면, 배리어 층(182 및 282)은 또한 티타늄 질화물, 탄탈룸 질화물, 또는 등등으로 형성된다. 다음으로, 금속 재료가 배리어 층(182 및 282) 위에 그리고 그들과 접촉하여 성막된다. 금속 재료는 텅스텐, 코발트, 또는 등등을 포함할 수도 있다. 그 다음, 배리어 층(182 및 282) 및 금속 재료의 잉여 부분을 제거하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 금속 재료의 나머지 부분은 금속 영역(184 및 284)으로서 지칭된다. 확산 배리어(182) 및 금속 영역(184)은 일괄적으로 소스/드레인 콘택트 플러그(186)를 형성하고, 확산 배리어(282) 및 금속 영역(284)은 소스/드레인 콘택트 플러그(286)를 일괄적으로 형성한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(300)에서 프로세스(332)로서 예시된다. 따라서 FinFET(190 및 290)이 형성된다.
대안적인 실시형태에 따르면, 배리어 층(78) 및 나머지 금속 층(76)을 제거하는 대신, 배리어 층(78)은 에칭을 통해 풀백될(pulled back) 수도 있고, 그 결과, 그것의 상단 표면은 ILD(48)의 상단 표면보다 더 낮고, 그러므로, 개구부는 더 용이한 갭 충전을 위한 더 넓은 상단 부분을 갖는다. 추가적인 배리어 층(182 및 282)은 풀백된 배리어 층(78)(도시되지 않음) 및 금속 층(76)의 나머지 부분 상에서 형성된다. 금속 영역(184 및 284)은 추가적인 배리어 층(182 및 282) 상에 추가로 형성된다.
도 16 및 도 17은, 본 개시의 대안적인 실시형태에 따른 FinFET 및 대응하는 콘택트 플러그의 형성에서의 중간 단계의 단면도를 예시한다. 이들 실시형태는, 콘택트 스페이서를 형성하기 위한 스페이서 층의 이방성 에칭 이후가 아닌 이전에 주입이 수행된다는 것을 제외하면, 전술한 실시형태와 유사하다. 달리 명시되지 않는 한, 이들 실시형태에서의 컴포넌트의 재료 및 형성 프로세스는, 전술한 도면에서 도시되는 전술한 실시형태에서 같은 참조 번호에 의해 나타내어지는 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 16 및 도 17에서 도시되는 컴포넌트의 형성 프로세스 및 재료에 관한 세부 사항은 전술한 실시형태의 논의에서 발견될 수도 있다.
이들 실시형태의 초기 프로세스는 도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9에서 도시되는 것과 동일하다. 다음으로, 콘택트 스페이서를 형성하기 위해 스페이서 층(66)을 에칭하는 대신, 프로세스는 도 16에서 도시되는 프로세스로 진행한다. 주입 마스크(270)가 형성되고, 주입 프로세스(172)가 수행되어 디바이스 영역(100)에 도펀트를 도핑한다. 주입 동안, 스페이서 층(66)의 제거되지 않은 수평 부분은 기저의 소스/드레인 영역(142)에 대한 주입 손상을 감소시키는 데 도움이 될 수도 있다. 주입 프로세스(172) 이후, 주입 마스크(270)가 제거되고, 스페이서 층(66)의 이방성 에칭이 후속되고, 그 결과, 콘택트 스페이서(166' 및 266)가 형성된다. 결과적으로 나타나는 구조물은 도 17에서 도시된다. 후속하는 프로세스는 본질적으로 도 13 내지 도 15에서 도시되는 바와 동일하며, 여기서는 반복되지 않는다. 결과적으로 나타나는 FinFET(190 및 290)도 또한 도 15에서 도시되는 것과 본질적으로 동일하다.
도 18은, 몇몇 실시형태에 따른, 스페이서(163), 콘택트 스페이서(166'), 및 콘택트 플러그(186)에서의 주입된 도펀트의 분포를 개략적으로 예시한다. 분포는 게이트 스택(150)의 중간 높이에서 획득된다. 라인(191)은 하나의 가능한 분포를 나타낸다. 도 13에서 도시되는 바와 같은 세정 프로세스에서의 스페이서(166')의 에칭에 기인하여, 도 11에서 도시되는 프로세스에서 도입되는 도펀트의 피크 농도는 세정 프로세스 이후 노출된 측벽에 있을 수도 있다. 결과적으로, 후속하는 확산에 기인하여, 최종 구조물(도 15)에서의 도펀트의 피크 농도는 콘택트 스페이서(166')와 콘택트 플러그(186) 사이의 계면에 있을 수도 있다. 경사 주입이 수행되고, 도펀트가 콘택트 스페이서(166') 및 스페이서(163) 안으로 더 깊게 주입될 때, 도펀트의 피크 농도는 라인(192, 193, 또는 194)에 의해 도시되는 바와 같은 위치에 있을 수도 있다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 본 개시의 실시형태를 채택하는 것에 의해, 콘택트 플러그를 형성하기 위한 다양한 프로세스에 기인하는 소스/드레인 영역으로부터의 도펀트 손실이 종래 프로세스와 비교하여 감소된다. 종래의 프로세스에서, 도펀트의 주입은 콘택트 개구부의 형성 이후에, 그리고 콘택트 스페이서 형성을 위한 스페이서 층의 성막 및 이방성 에칭 이전에, 수행된다. 따라서, 스페이서 층의 이방성 에칭이 이미 주입된 도펀트에서 도펀트 손실을 초래하기 때문에, 도펀트 손실이 심각하다. 본 개시의 실시형태에서, 이방성 에칭 이후에 주입이 수행되기 때문에, 이방성 에칭에 의해 야기되는 도펀트 손실은 없다. 따라서, 본 개시의 실시형태에서의 도펀트 손실은 종래의 프로세스에서 보다 더 낮다. 예를 들면, 다수의 실험 샘플은, 본 개시의 실시형태에 따라 형성되는 샘플의 소스/드레인 영역에서의 최종 도펀트 농도가, 종래의 프로세스를 사용하여 형성되는 샘플의 소스/드레인 영역에서 보다 약 6 퍼센트 더 높다는 것을 나타내었다.
더구나, 주입된 콘택트 스페이서가 비주입 콘택트 스페이서보다 세정 프로세스 동안 더 높은 에칭률을 가지기 때문에, 주입 프로세스에 의해 야기되는 콘택트 스페이서의 팽창이 보상되고, 확장된 콘택트 스페이서의 두께는 그들이 주입되지 않는 경우보다 더 많이 감소될 수도 있다. 따라서, 결과적으로 나타나는 콘택트 플러그(186)의 폭(임계 치수)은 콘택트 플러그(예컨대 콘택트 플러그(286))와 동일한 값으로 되돌아갈 수도 있고, 콘택트 플러그의 폭의 웨이퍼 내 균일성이 개선된다. 예를 들면, 몇몇 샘플 웨이퍼는 본 개시의 실시형태를 채택하여 형성된다. 콘택트 플러그(186 및 286)의 폭 사이의 평균 차이는 약 0.2 nm보다 더 작고(또는 약 0.1 nm보다 더 작음), 평균 폭의 약 2 퍼센트 또는 1 퍼센트보다 더 작다. 비교로서, 종래의 프로세스가 사용되는 경우, 콘택트 플러그(186)의 평균 폭은 콘택트 플러그(286)의 평균 폭보다 더 작고, 평균 차이는 약 1 nm이고, 평균 폭의 약 7 퍼센트만큼 높을 수도 있다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 제1 소스/드레인 영역을 형성하는 것; 제1 소스/드레인 영역 위에 유전체 층을 형성하는 것; 제1 콘택트 개구부 - 제1 소스/드레인 영역은 제1 콘택트 개구부에 노출됨 - 를 형성하기 위해 유전체 층을 에칭하는 것; 제1 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 것; 제1 콘택트 개구부에서 제1 콘택트 스페이서를 형성하기 위해 유전체 스페이서 층을 에칭하는 것; 유전체 스페이서 층이 성막된 이후, 제1 콘택트 개구부를 통해 제1 소스/드레인 영역에 도펀트를 주입하는 것; 및 제1 콘택트 개구부를 충전하도록 제1 콘택트 플러그를 형성하는 것을 포함한다.
한 실시형태에서, 도펀트는 제1 콘택트 스페이서 상에서 주입된다. 한 실시형태에서, 도펀트는 유전체 스페이서 층의 저부 부분을 관통하여 제1 소스/드레인 영역에 도달한다. 한 실시형태에서, 제1 소스/드레인 영역을 형성하는 것은 p 타입 도펀트를 인시튜(in-situ) 도핑하는 것을 포함하고, 주입에 의해 도입되는 도펀트도 또한 p 타입을 갖는다. 한 실시형태에서, 도펀트를 주입하는 것은, 제1 콘택트 개구부의 폭이 제1 양만큼 감소되는 것을 초래하고, 방법은, 도펀트를 제1 소스/드레인 영역에 주입한 이후 그리고 제1 콘택트 개구부를 충전하도록 제1 콘택트 플러그를 형성하기 이전의 시간에, 제1 소스/드레인 영역 상의 산화물 층을 제거하기 위해 세정 프로세스를 수행하는 것을 포함하는데, 여기서 세정 프로세스에서, 제1 콘택트 개구부의 폭은 제1 양과 동일한 또는 그보다 더 큰 제2 양만큼 증가된다.
한 실시형태에서, 제2 양은 제1 양보다 더 많다. 한 실시형태에서, 유전체 층을 에칭하는 것은, 층간 유전체를 에칭하는 것 및 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 것을 포함한다. 한 실시형태에서, 제1 콘택트 개구부를 형성하기 위해 유전체 층을 에칭한 이후, 유전체 층의 일부가 제1 콘택트 개구부의 양쪽 상에 남겨져서 추가적인 스페이서를 형성한다. 한 실시형태에서, 방법은, 제2 소스/드레인 영역을 형성하는 것; 제2 콘택트 개구부 - 제2 소스/드레인 영역은 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 유전체 층을 에칭하는 것; 제2 콘택트 개구부에서 제2 콘택트 스페이서 - 도펀트가 주입될 때, 제2 콘택트 스페이서는 주입으로부터 마스킹됨 - 를 형성하기 위해 유전체 스페이서 층을 에칭하는 것; 및 제2 콘택트 개구부를 충전하도록 제2 콘택트 플러그를 형성하는 것을 더 포함한다. 한 실시형태에서, 제1 소스/드레인 영역은 p 타입을 가지고, 제2 소스/드레인 영역은 n 타입을 갖는다.
본 개시의 몇몇 실시형태에 따르면, 방법은, 제1 콘택트 개구부 및 제2 콘택트 개구부 - 제1 소스/드레인 영역 및 제2 소스/드레인 영역은, 각각, 제1 콘택트 개구부 및 제2 콘택트 개구부 아래에 있고 제1 콘택트 개구부 및 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 층간 유전체 및 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 것; 제1 콘택트 개구부 및 제2 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 것; 제1 콘택트 개구부에서 제1 콘택트 스페이서를, 그리고 제2 콘택트 개구부에서 제2 콘택트 스페이서를 형성하기 위해 유전체 스페이서 층을 에칭하는 것; 제2 콘택트 스페이서 및 제2 소스/드레인 영역 위에 주입 마스크를 형성하는 것; 제1 콘택트 개구부를 통해 제1 소스/드레인 영역에 도펀트를 주입하는 것; 및 주입 마스크를 제거하는 것을 포함한다.
한 실시형태에서, 방법은, 주입 마스크가 제거된 이후, 제1 소스/드레인 영역 상의 제1 산화물 층, 및 제2 소스/드레인 영역 상의 제2 산화물 층을 제거하기 위해 에칭 프로세스를 수행하는 것을 더 포함한다. 한 실시형태에서, 주입 이전에, 제1 콘택트 스페이서는 제1 두께를 가지며, 주입 이후, 제1 콘택트 스페이서는 제1 두께보다 더 큰 제2 두께를 가지며, 에칭 프로세스 이후, 제1 콘택트 스페이서는 제1 두께와 동일한 또는 그보다 더 작은 제3 두께를 갖는다. 한 실시형태에서, 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 반대되는 전도성 타입을 갖는다. 한 실시형태에서, 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 동일한 전도성 타입을 갖는다. 한 실시형태에서, 주입에 의해 주입되는 도펀트는 제1 소스/드레인 영역과 동일한 전도성 타입을 갖는다. 한 실시형태에서, 주입에 의해 주입되는 도펀트는 제2 소스/드레인 영역과 반대되는 전도성 타입을 갖는다.
본 개시의 몇몇 실시형태에 따르면, 구조물은, 제1 반도체 영역; 제1 반도체 영역 상의 제1 게이트 스택; 제1 게이트 스택의 측면 상의 제1 소스/드레인 영역 - 제1 소스/드레인 영역은 제1 전도성 타입을 가짐 - ; 제1 소스/드레인 영역 위의 제1 실리사이드 영역; 제1 실리사이드 영역 위의 제1 콘택트 플러그; 제1 콘택트 플러그를 둘러싸며 그와 접촉하는 제1 콘택트 스페이서; 및 제1 콘택트 플러그 및 제1 콘택트 스페이서 내의 제1 전도성 타입의 도펀트 - 도펀트는 제1 콘택트 스페이서 내에 있는, 또는 제1 콘택트 스페이서와 제1 콘택트 플러그 사이의 계면에 있는 피크 농도를 가짐 - 를 포함한다.
한 실시형태에서, 피크 농도는 계면에 있다. 한 실시형태에서, 구조물은, 제2 반도체 영역; 제2 반도체 영역 상의 제2 게이트 스택; 제2 게이트 스택의 측면 상의 제2 소스/드레인 영역 - 제2 소스/드레인 영역은 제1 전도성 타입과 반대되는 제2 전도성 타입을 가짐 - ; 제2 소스/드레인 영역 위의 제2 실리사이드 영역; 제2 실리사이드 영역 위의 제2 콘택트 플러그 - 제1 콘택트 플러그 및 제2 콘택트 플러그는 실질적으로 동일한 폭을 가짐 - ; 및 제2 콘택트 플러그를 둘러싸며 그와 접촉하는 제2 콘택트 스페이서 - 제1 콘택트 스페이서 및 제2 콘택트 스페이서는 동일한 유전체 재료로 형성되고, 제2 콘택트 스페이서는 제1 콘택트 스페이서보다 더 얇음 - 를 더 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위로부터 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위로부터 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시형태 1]
방법으로서,
제1 소스/드레인 영역을 형성하는 단계;
상기 제1 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
제1 콘택트 개구부 - 상기 제1 소스/드레인 영역은 상기 제1 콘택트 개구부에 노출됨 - 를 형성하기 위해 상기 유전체 층을 에칭하는 단계;
상기 제1 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 단계;
상기 제1 콘택트 개구부에서 제1 콘택트 스페이서를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계;
상기 유전체 스페이서 층이 성막된 이후, 상기 제1 콘택트 개구부를 통해 상기 제1 소스/드레인 영역에 도펀트를 주입하는 단계; 및
상기 제1 콘택트 개구부를 충전하도록 제1 콘택트 플러그를 형성하는 단계
를 포함하는, 방법.
[실시형태 2]
실시형태 1에 있어서,
상기 도펀트는 상기 제1 콘택트 스페이서 상에서 주입되는 것인, 방법.
[실시형태 3]
실시형태 1에 있어서,
상기 도펀트는 상기 유전체 스페이서 층의 저부 부분을 관통하여 상기 제1 소스/드레인 영역에 도달하는 것인, 방법.
[실시형태 4]
실시형태 1에 있어서,
상기 제1 소스/드레인 영역을 형성하는 단계는 p 타입 도펀트를 인시튜(in-situ) 도핑하는 단계를 포함하고, 상기 주입에 의해 도입되는 상기 도펀트도 또한 p 타입을 갖는 것인, 방법.
[실시형태 5]
실시형태 1에 있어서,
상기 도펀트를 주입하는 단계는 상기 제1 콘택트 개구부의 폭이 제1 양만큼 감소되는 것을 초래하고, 상기 방법은:
상기 도펀트를 상기 제1 소스/드레인 영역에 주입한 이후 그리고 상기 제1 콘택트 개구부를 충전하도록 상기 제1 콘택트 플러그를 형성하기 이전의 시간에, 상기 제1 소스/드레인 영역 상의 산화물 층을 제거하기 위해 세정 프로세스를 수행하는 단계를 포함하되, 상기 세정 프로세스는, 상기 제1 콘택트 개구부의 상기 폭이 상기 제1 양과 동일한 또는 그보다 더 큰 제2 양만큼 증가되는 것을 초래하는 것인, 방법.
[실시형태 6]
실시형태 5에 있어서,
상기 제2 양은 상기 제1 양보다 더 많은 것인, 방법.
[실시형태 7]
실시형태 1에 있어서,
상기 유전체 층을 에칭하는 단계는, 층간 유전체를 에칭하는 단계 및 상기 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 단계를 포함하는 것인, 방법.
[실시형태 8]
실시형태 1에 있어서,
상기 제1 콘택트 개구부를 형성하기 위해 상기 유전체 층을 에칭한 이후, 상기 유전체 층의 일부가 상기 제1 콘택트 개구부의 양 측(opposing sides) 상에 남겨져서 추가적인 스페이서를 형성하는 것인, 방법.
[실시형태 9]
실시형태 1에 있어서,
제2 소스/드레인 영역을 형성하는 단계;
제2 콘택트 개구부 - 상기 제2 소스/드레인 영역은 상기 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 상기 유전체 층을 에칭하는 단계;
상기 제2 콘택트 개구부에서 제2 콘택트 스페이서 - 상기 도펀트가 주입될 때, 상기 제2 콘택트 스페이서는 상기 주입으로부터 마스킹됨 - 를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계; 및
상기 제2 콘택트 개구부를 충전하도록 제2 콘택트 플러그를 형성하는 단계
를 더 포함하는, 방법.
[실시형태 10]
실시형태 9에 있어서,
상기 제1 소스/드레인 영역은 p 타입을 가지고, 상기 제2 소스/드레인 영역은 n 타입을 갖는 것인, 방법.
[실시형태 11]
방법으로서,
제1 콘택트 개구부 및 제2 콘택트 개구부 - 제1 소스/드레인 영역 및 제2 소스/드레인 영역이, 각각, 상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부 아래에 있고 상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 층간 유전체 및 상기 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 단계;
상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 단계;
상기 제1 콘택트 개구부에서 제1 콘택트 스페이서를, 그리고 상기 제2 콘택트 개구부에서 제2 콘택트 스페이서를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계;
상기 제2 콘택트 스페이서 및 상기 제2 소스/드레인 영역 위에 주입 마스크를 형성하는 단계;
상기 제1 콘택트 개구부를 통해 상기 제1 소스/드레인 영역에 도펀트를 주입하는 단계; 및
상기 주입 마스크를 제거하는 단계
를 포함하는, 방법.
[실시형태 12]
실시형태 11에 있어서,
상기 주입 마스크가 제거된 이후, 상기 제1 소스/드레인 영역 상의 제1 산화물 층, 및 상기 제2 소스/드레인 영역 상의 제2 산화물 층을 제거하기 위해 에칭 프로세스를 수행하는 단계를 더 포함하는, 방법.
[실시형태 13]
실시형태 11에 있어서,
상기 주입 이전에, 상기 제1 콘택트 스페이서는 제1 두께를 가지며, 상기 주입 이후, 상기 제1 콘택트 스페이서는 상기 제1 두께보다 더 큰 제2 두께를 가지며, 상기 에칭 프로세스 이후, 상기 제1 콘택트 스페이서는 상기 제1 두께와 동일한 또는 그보다 더 작은 제3 두께를 갖는 것인, 방법.
[실시형태 14]
실시형태 11에 있어서,
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 반대되는 전도성 타입을 갖는 것인, 방법.
[실시형태 15]
실시형태 11에 있어서,
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역은 동일한 전도성 타입을 갖는 것인, 방법.
[실시형태 16]
실시형태 11에 있어서,
상기 주입에 의해 주입되는 상기 도펀트는 상기 제1 소스/드레인 영역과 동일한 전도성 타입을 갖는 것인, 방법.
[실시형태 17]
실시형태 16에 있어서,
상기 주입에 의해 주입되는 상기 도펀트는 상기 제2 소스/드레인 영역과 반대되는 전도성 타입을 갖는 것인, 방법.
[실시형태 18]
구조물로서,
제1 반도체 영역;
상기 제1 반도체 영역 상의 제1 게이트 스택;
상기 제1 게이트 스택의 측면 상의 제1 소스/드레인 영역 - 상기 제1 소스/드레인 영역은 제1 전도성 타입을 가짐 - ;
상기 제1 소스/드레인 영역 위의 제1 실리사이드 영역;
상기 제1 실리사이드 영역 위의 제1 콘택트 플러그;
상기 제1 콘택트 플러그를 둘러싸며 그와 접촉하는 제1 콘택트 스페이서; 및
상기 제1 콘택트 플러그 및 상기 제1 콘택트 스페이서 내에 있는 상기 제1 전도성 타입의 도펀트 - 상기 도펀트는 상기 제1 콘택트 스페이서 내에서 또는 상기 제1 콘택트 스페이서와 상기 제1 콘택트 플러그 사이의 계면에서 피크 농도를 가짐 -
를 포함하는, 구조물.
[실시형태 19]
실시형태 18에 있어서,
상기 피크 농도는 상기 계면에 있는 것인, 구조물.
[실시형태 20]
실시형태 18에 있어서,
제2 반도체 영역;
상기 제2 반도체 영역 상의 제2 게이트 스택;
상기 제2 게이트 스택의 측면 상의 제2 소스/드레인 영역 - 상기 제2 소스/드레인 영역은 상기 제1 전도성 타입과 반대되는 제2 전도성 타입을 가짐 - ;
상기 제2 소스/드레인 영역 위의 제2 실리사이드 영역;
상기 제2 실리사이드 영역 위의 제2 콘택트 플러그 - 상기 제1 콘택트 플러그 및 상기 제2 콘택트 플러그는 실질적으로 동일한 폭을 가짐 - ; 및
상기 제2 콘택트 플러그를 둘러싸며 그와 접촉하는 제2 콘택트 스페이서 - 상기 제1 콘택트 스페이서 및 상기 제2 콘택트 스페이서는 동일한 유전체 재료로 형성되고, 상기 제2 콘택트 스페이서는 상기 제1 콘택트 스페이서보다 더 얇음 -
를 더 포함하는, 구조물.

Claims (10)

  1. 방법으로서,
    제1 소스/드레인 영역을 형성하는 단계;
    상기 제1 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
    제1 콘택트 개구부 - 상기 제1 소스/드레인 영역은 상기 제1 콘택트 개구부에 노출됨 - 를 형성하기 위해 상기 유전체 층을 에칭하는 단계;
    상기 제1 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 단계;
    상기 제1 콘택트 개구부에서 제1 콘택트 스페이서를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계;
    상기 유전체 스페이서 층이 성막된 이후, 상기 제1 콘택트 개구부를 통해 상기 제1 소스/드레인 영역에 도펀트를 주입하는 단계; 및
    상기 제1 콘택트 개구부를 충전하도록 제1 콘택트 플러그를 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 도펀트는 상기 제1 콘택트 스페이서 상에서 주입되는 것인, 방법.
  3. 제1항에 있어서,
    상기 도펀트는 상기 유전체 스페이서 층의 저부 부분을 관통하여 상기 제1 소스/드레인 영역에 도달하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 소스/드레인 영역을 형성하는 단계는 p 타입 도펀트를 인시튜(in-situ) 도핑하는 단계를 포함하고, 상기 주입에 의해 도입되는 상기 도펀트도 또한 p 타입을 갖는 것인, 방법.
  5. 제1항에 있어서,
    상기 도펀트를 주입하는 단계는 상기 제1 콘택트 개구부의 폭이 제1 양만큼 감소되는 것을 초래하고, 상기 방법은:
    상기 도펀트를 상기 제1 소스/드레인 영역에 주입한 이후 그리고 상기 제1 콘택트 개구부를 충전하도록 상기 제1 콘택트 플러그를 형성하기 이전의 시간에, 상기 제1 소스/드레인 영역 상의 산화물 층을 제거하기 위해 세정 프로세스를 수행하는 단계를 포함하되, 상기 세정 프로세스는, 상기 제1 콘택트 개구부의 상기 폭이 상기 제1 양과 동일한 또는 그보다 더 큰 제2 양만큼 증가되는 것을 초래하는 것인, 방법.
  6. 제1항에 있어서,
    상기 유전체 층을 에칭하는 단계는, 층간 유전체를 에칭하는 단계 및 상기 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 단계를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 콘택트 개구부를 형성하기 위해 상기 유전체 층을 에칭한 이후, 상기 유전체 층의 일부가 상기 제1 콘택트 개구부의 양 측(opposing sides) 상에 남겨져서 추가적인 스페이서를 형성하는 것인, 방법.
  8. 제1항에 있어서,
    제2 소스/드레인 영역을 형성하는 단계;
    제2 콘택트 개구부 - 상기 제2 소스/드레인 영역은 상기 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 상기 유전체 층을 에칭하는 단계;
    상기 제2 콘택트 개구부에서 제2 콘택트 스페이서 - 상기 도펀트가 주입될 때, 상기 제2 콘택트 스페이서는 상기 주입으로부터 마스킹됨 - 를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계; 및
    상기 제2 콘택트 개구부를 충전하도록 제2 콘택트 플러그를 형성하는 단계
    를 더 포함하는, 방법.
  9. 방법으로서,
    제1 콘택트 개구부 및 제2 콘택트 개구부 - 제1 소스/드레인 영역 및 제2 소스/드레인 영역이, 각각, 상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부 아래에 있고 상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부에 노출됨 - 를 형성하기 위해 층간 유전체 및 상기 층간 유전체 아래에 있는 콘택트 에칭 정지 층을 에칭하는 단계;
    상기 제1 콘택트 개구부 및 상기 제2 콘택트 개구부 안으로 연장되는 유전체 스페이서 층을 성막하는 단계;
    상기 제1 콘택트 개구부에서 제1 콘택트 스페이서를, 그리고 상기 제2 콘택트 개구부에서 제2 콘택트 스페이서를 형성하기 위해 상기 유전체 스페이서 층을 에칭하는 단계;
    상기 제2 콘택트 스페이서 및 상기 제2 소스/드레인 영역 위에 주입 마스크를 형성하는 단계;
    상기 제1 콘택트 개구부를 통해 상기 제1 소스/드레인 영역에 도펀트를 주입하는 단계; 및
    상기 주입 마스크를 제거하는 단계
    를 포함하는, 방법.
  10. 구조물로서,
    제1 반도체 영역;
    상기 제1 반도체 영역 상의 제1 게이트 스택;
    상기 제1 게이트 스택의 측면 상의 제1 소스/드레인 영역 - 상기 제1 소스/드레인 영역은 제1 전도성 타입을 가짐 - ;
    상기 제1 소스/드레인 영역 위의 제1 실리사이드 영역;
    상기 제1 실리사이드 영역 위의 제1 콘택트 플러그;
    상기 제1 콘택트 플러그를 둘러싸며 그와 접촉하는 제1 콘택트 스페이서; 및
    상기 제1 콘택트 플러그 및 상기 제1 콘택트 스페이서 내에 있는 상기 제1 전도성 타입의 도펀트 - 상기 도펀트는 상기 제1 콘택트 스페이서 내에서 또는 상기 제1 콘택트 스페이서와 상기 제1 콘택트 플러그 사이의 계면에서 피크 농도를 가짐 -
    를 포함하는, 구조물.
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