KR20060068102A - 단채널 트랜지스터의 제조 방법 - Google Patents

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KR20060068102A
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Abstract

본 발명은 단채널 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판 상에 제1 절연막과 제2 절연막을 순차적으로 증착하여 제1 포토레지스트를 이용하여 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이용하여 건식식각으로 제2 절연막을 제거한 후 상기 제1 포토레지스트를 제거하고 불순물 이온주입을 하는 단계; 상기 이온주입 후 기 형성시킨 제1 스페이서막을 전면식각을 통하여 제1 스페이서를 형성하고 습식식각으로 최종 제1 절연막을 형성하는 단계; 게이트 절연막를 증착한 후 게이트 전도체를 형성하는 단계; 습식식각으로 제2 절연막을 제거한 후 이온주입을 하는 단계; 상기 이온주입 후 기 형성시킨 제2 스페이서막을 전면식각을 통하여 제2 스페이서막을 형성하고, 이온주입을 하는 단계 및 상기 게이트 전도체 상에 살리사이드를 형성하는 단계로 이루어져 추가 장비 도입 없이 기존 장비를 이용하여 단채널 트랜지스터의 제작이 가능하고, 게이트의 저항을 감소할 수 있는 효과가 있다.
단채널, 트랜지스터, 살리사이드

Description

단채널 트랜지스터의 제조 방법{Method for manufacturing short-channel transistor}
도 1은 종래 기술에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 단채널 트랜지스터 제조 방법을 도시한 공정별 단면도이다.
본 발명은 단채널 트랜지스터의 제조 방법에 관한 것으로, 보다 자세하게는 반도체 소자가 날로 극미세화 됨에 따라 짧은 채널을 갖는 단채널 트랜지스터를 형성하기 위한 것이다.
현재 반도체 장치의 기술 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가 향상에 대한 공정 개발 연구 및 그에 따른 장비 개발이 꾸준히 발전되고 있다.
이에 반도체 소자의 미세화에 따라 결과적으로 모스 전계효과 트랜지스터의 게이트 전극의 선폭 또한 축소하게 되었다. 그런데, 트랜지스터의 선폭이 축소되면 소오스/드레인 영역으로부터 측면 확산에 의해 채널폭이 줄어드는 단채널 효과(Short Channel Effect)를 발생하게 된다.
도 1은 종래 기술에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다. 도 1에 도시된 바와 같이, 소정 높이의 필드 산화막(미도시)이 형성된 반도체 기판(10) 상부에 버퍼 게이트 절연막(20), 폴리실리콘층(30) 및 하드 마스크층(40)을 순차적으로 적층한다.
이어서, 하드 마스크층(40)을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층(40)의 형태로, 폴리실리콘층(30) 및 버퍼 게이트 절연막(20)을 패터닝 식각하여, 게이트(50)를 형성한다.
그후, 공지의 방법에 의하여 게이트(50) 양측에 스페이서(60)를 형성한 다음, 스페이서(60) 외측의 반도체 기판(10)에 불순물을 주입하여 소스, 드레인(70)을 형성한다.
그러나 상기와 같은 종래의 트랜지스터 제조 방법은 단채널 트랜지스터를 제작하기 위해서 추가적인 장비구매가 필요할 뿐만 아니라 크기가 작아져 게이트 길이가 작아짐에 따라 내로우 라인(Narrow Line) 효과가 심하게 발생하여 살리사이드(Salicide) 형성을 방해함으로써 게이트 저항이 커질 수 밖에 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 다마신(Damascene) 공정을 이용하여 단채널 트랜지스터를 제작함과 동시에 살리사이드가 형성되는 게이트 면적에 대한 게이트 저항을 최소로 감소하는 단채널 트랜지스터의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판 상에 제1 절연막과 제2 절연막을 순차적으로 증착하여 제1 포토레지스트를 이용하여 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 이용하여 건식식각으로 제2 절연막을 제거한 후 상기 제1 포토레지스트를 제거하고 불순물 이온주입을 하는 단계; 상기 이온주입 후 기 형성시킨 제1 스페이서막을 전면식각을 통하여 제1 스페이서를 형성하고 습식식각으로 최종 제1 절연막을 형성하는 단계; 게이트 절연막를 증착한 후 게이트 전도체를 형성하는 단계; 습식식각으로 제2 절연막을 제거한 후 이온주입을 하는 단계; 상기 이온주입 후 기 형성시킨 제2 스페이서막을 전면식각을 통하여 제2 스페이서막을 형성하고, 이온주입을 하는 단계 및 상기 게이트 전도체 상에 살리사이드를 형성하는 단계를 포함하여 이루어진 단채널 트랜지스터의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2g는 본 발명에 따른 단채널 트랜지스터 제조 방법을 도시한 공정별 단면도이다. 먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 위에 제1 절연막(110)과 제2 절연막(115)을 차례로 증착한 후, 그 위에 제1 포토레지스트(120)를 이용하여 패턴을 형성한다.
도 2b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴을 이용하여 건식식각으로 제2 절연막(115a)을 식각하여 포토레지스트 오픈 영역까지 제거한다. 상기 제2 절연막(115a)는 TESO, MTO, USG 또는 SiH4-Rich 옥사이드를 사용한다. 이어 제1 포토레지스트(120)를 제거한 후, 이온주입 공정을 진행하여 헤이로우(Halo)/포켓(Pocket) 불순물(Implant)(130)을 이온 주입한다. 상기 헤이로우/포켓 불순물(130)을 이온 주입 진행시에 제1 절연막(110)을 이온 주입시 격자 손상을 방지키 위한 버퍼(Buffer)막으로 이용한다.
도 2c에 도시된 바와 같이, 제1 스페이서막(미도시)을 증착한 후, 상기 제1 스페이서막을 전면식각하여 제2 절연막(115a)의 양쪽 측면에 제1 스페이서(140)를 형성한다. 그 후, 습식식각으로 제1 절연막(110a)을 식각한다. 상기 제1 스페이서막은 질화막을 사용함이 바람직하다.
도 2d에 도시된 바와 같이, 게이트 절연막(150)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화시키고 게이트 전도체(160)를 형성한다. 상기 게이트 절연막(150)은 CVD(Chemical Vapor Deposition), PVD( Physical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법을 이용하여 증착하고, 상기 게이트 전도체(160)는 폴리실리콘(Polysilicon)을 사용함이 바람직하다.
도 2e에 도시된 바와 같이, 습식식각으로 제2 절연막(115a)을 제거한 후, 이온주입 공정을 진행하여 LDD 임플란트(170)를 형성한다. 상기 제2 절연막(115a)은 식각 시에 HF(49%):H2O 포함한 용액 또는 NH4F:HF 포함한 용액을 사용함이 바람직하다.
도 2f에 도시된 바와 같이, 제2 스페이서막(미도시)을 증착한 후, 상기 제2 스페이서막을 전면식각하여 제1 스페이서(140)의 양쪽 측면에 제2 스페이서(180)를 형성한다. 이때, 제1 절연막(110a)도 식각되어 최종적으로 제1 절연막(110b)이 형성된다. 그 후, 이온주입 공정을 진행하여 소스/드레인 임플란트(190)를 형성한다. 상기 제2 스페이서막은 질화막 또는 산화막을 사용함이 바람직하다.
도 2g에 도시된 바와 같이, 게이트 전도체(160) 상에 살리사이드(200)를 형성한다. 상기 살리사이드(200)는 Ti-Salicide, Co-Salicide 또는 Ni-Salicide이다.
도 2g에 도시된 바와 같이, 도면부호 (210)은 최종적인 LDD 지역 및 소스/드레인 지역의 불순물 농도 분포도를 나타내고, 도면부호 (220)은 최종적인 헤이로우/포켓의 불순물 농도 분포도를 나타낸다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 단채널 트랜지스터의 제조 방법은 다마신 공정으로 단채널 트랜지스터를 제작함과 동시에 살리사이드를 형성함으로써, 추가 장비 도입 없이 기존 장비를 이용하여 단채널 트랜지스터의 제작이 가능하고, 게이트의 저항을 감소할 수 있는 효과가 있다.

Claims (12)

  1. 단채널 트랜지스터의 제조 방법에 있어서,
    (a) 반도체 기판 상에 제1 절연막과 제2 절연막을 순차적으로 증착하여 제1 포토레지스트를 이용하여 패턴을 형성하는 단계;
    (b) 상기 제1 포토레지스트 패턴을 이용하여 건식식각으로 제2 절연막을 제거한 후 상기 제1 포토레지스트를 제거하고 불순물 이온주입을 하는 단계;
    (c) 상기 이온주입 후 기 형성시킨 제1 스페이서막을 전면식각을 통하여 제1 스페이서를 형성하고 습식식각으로 최종 제1 절연막을 형성하는 단계;
    (d) 게이트 절연막를 증착한 후 게이트 전도체를 형성하는 단계;
    (e) 습식식각으로 제2 절연막을 제거한 후 이온주입을 하는 단계;
    (f) 상기 이온주입 후 기 형성시킨 제2 스페이서막을 전면식각을 통하여 제2 스페이서막을 형성하고, 이온주입을 하는 단계; 및
    (g) 상기 게이트 전도체 상에 살리사이드를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 절연막은 TESO, MTO, USG 또는 SiH4-Rich 옥사이드를 사용하는 것 을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 (b) 단계의 이온주입하는 단계는 헤이로우/포켓 불순물을 형성하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  4. 제 3항에 있어서,
    상기 헤이로우/포켓 임플란트 형성시에 제1 절연막을 불순물 이온 주입 버퍼막으로 사용하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 스페이서막은 질화막을 이용하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  6. 제 1항에 있어서,
    상기 게이트 절연막은 CVD, PVD 또는 ALD 방법을 이용하여 증착하는 것을 특 징으로 하는 단채널 트랜지스터의 제조 방법.
  7. 제 1항에 있어서,
    상기 게이트 전도체는 폴리실리콘을 사용하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  8. 제 1항에 있어서,
    상기 (e) 단계의 이온주입하는 단계는 LDD 불순물을 형성하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  9. 제 1항에 있어서,
    상기 (e) 단계의 식각은 HF(49%):H2O 용액 또는 NH4F:HF 용액을 사용하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  10. 제 1항에 있어서,
    상기 (f) 단계의 이온주입하는 단계는 소스/드레인 임플란트를 형성하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  11. 제 1항에 있어서,
    상기 제2 스페이서막은 질화막 또는 산화막을 이용하는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
  12. 제 1항에 있어서,
    상기 살리사이드는 Ti-Salicide, Co-Salicide 또한 Ni-Salicide를 폴리 실리콘 층과 반응하여 만드는 것을 특징으로 하는 단채널 트랜지스터의 제조 방법.
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