KR20060099826A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역에 형성될 소스/드레인 영역의 두께와 최소 동일하게 리세스 게이트 예정 영역의 반도체 기판을 식각하여 게이트를 형성함으로써 나노 스케일 이하의 반도체 소자 제조시 쇼트채널마진( short channel margin ) 확보와 DIBL( Drain Induced Barrier Lowering ) 누설전류를 감소시킬 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조방법을 도시한 단면도들.

도 2a 내지 2n은 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 도시한 단면도들.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 활성 영역에 형성될 소스/드레인 영역의 두께와 최소 동일하게 리세스 게이트 예정 영역의 반도체 기판을 식각하여 게이트를 형성함으로써 나노 스케일 이하의 반도체 소자 제조시 쇼트채널마진( short channel margin ) 확보와 DIBL( Drain Induced Barrier Lowering ) 누설전류를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.

도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.

도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(20)을 형성하여 활성 영역을 정의한다.

도 1b를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고, 이를 노광 및 현상하여 리세스 게이트 예정 영역을 정의하는 감광막 패턴(30)을 형성한다. 이후, 감광막 패턴(30)을 마스크로 활성 영역 상의 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성한다.

도 1c를 참조하면, 감광막 패턴(30)을 제거한 후, 게이트 산화막(미도시), 게이트 폴리실리콘층(40), 게이트 금속층(50) 및 하드 마스크층(60)을 형성한다.

도 1d를 참조하면, 게이트 마스크를 이용하여 하드 마스크층(60), 게이트 금속층(50) 및 게이트 폴리실리콘층(40)을 순차적으로 식각하여 게이트(70)를 형성한다. 이후, 게이트(70) 양측의 반도체 기판(10)에 불순물을 주입하여 LDD( light doped drain ) 영역(80)을 형성한다.

다음으로, 게이트(70) 측벽에 측벽 스페이서(75)를 형성하고, 측벽 스페이서(75)를 포함하는 게이트(70) 양측의 반도체 기판(10)에 불순물을 주입하여 소스/드레인 영역(85)을 형성한다.

그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법은 반도체 소자의 집적도 증가에 따라 나노 스케일의 전계 효과 트랜지스터( FET )에서 게이트 채널이 좁아지기 때문에 소자의 문턱전압( Vth )의 산포(문턱전압의 변화 정도)가 높아 쇼트채널효과( short channel effect )가 크게 나타남으로써 쇼트채널마진( short channel margin )이 부족하게 되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 활성 영역에 형성 될 소스/드레인 영역의 두께와 최소 동일하게 리세스 게이트 예정 영역의 반도체 기판을 식각하여 게이트를 형성함으로써 나노 스케일 이하의 반도체 소자 제조시 쇼트채널마진( short channel margin ) 확보와 DIBL( Drain Induced Barrier Lowering ) 누설전류를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,

(a) STI 공정을 수행하여 패드 산화막과 패드 질화막이 적층된 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;

(b) 상기 패드 질화막을 제거하는 단계;

(c) 전체 표면 상부에 하드 마스크 폴리실리콘층을 형성하는 단계;

(d) 상기 하드 마스크 폴리실리콘층을 식각하여 리세스 게이트 예정 영역을 정의하는 하드 마스크 폴리실리콘층 패턴을 형성하는 단계;

(e) 상기 하드 마스크 폴리실리콘층 패턴을 마스크로 패드 산화막을 식각하여 반도체 기판을 노출하는 단계;

(f) 상기 하드 마스크 폴리실리콘층 패턴 및 상기 노출된 반도체 기판을 동시에 식각하여 리세스 게이트 영역을 형성하되, 상기 하드 마스크 폴리실리콘층 패턴을 식각하여 제거하며, 상기 식각되는 반도체 기판의 깊이는 상기 리세스 게이트 영역에 인접한 소스/드레인 영역의 깊이 이상으로 식각하는 단계;

(g) 상기 리세스 게이트 영역에 게이트 산화막을 형성하는 단계;

(h) 전체 표면 상부에 게이트 물질층을 증착하고, 이를 패터닝하여 게이트를 형성하는 단계; 및

(i) 게이트를 포함하는 전체 표면 상부에 이온 주입 공정을 수행하여 활성 영역 상에 소스/드레인 영역을 형성하는 단계

를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 2n은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.

도 2a를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113)과 패드 질화막(115)을 증착한다. 이후, 패드 질화막(115) 상부에 활성 영역을 정의하는 감광막 패턴(117)을 형성한다.

여기서, 패드 산화막(113)의 두께는 140 ~ 160 Å이고, 패드 질화막(115)의 두께는 570 ~ 630 Å이며, 감광막 패턴(117)의 두께는 2200 ~ 2600 Å인 것이 바람직하다.

도 2b를 참조하면, 감광막 패턴(117)을 마스크로 패드 질화막(115), 패드 산화막(113) 및 소정 두께의 반도체 기판(110)을 식각하여 트렌치(119)를 형성한다. 이후, 감광막 패턴(117)을 제거한다. 여기서, 트렌치(119)의 깊이는 2800 ~ 3100 Å인 것이 바람직하다.

도 2c를 참조하면, 트렌치(119)를 포함하는 전체 표면 상부에 측벽 산화막(123), 측벽 질화막(125) 및 라이너 산화막(127)을 형성한다. 여기서, 측벽 산화막(123)의 두께는 75 ~ 85 Å이고, 측벽 질화막(125)의 두께는 45 ~ 55 Å이며, 라이너 산화막(127)의 두께는 45 ~ 55 Å인 것이 바람직하다.

한편, 측벽 질화막(123)은 SiH₂Cl₂와 NH₃를 소스가스로 한 LPCVD방법으로 600 내지 700℃의 온도에서 형성하고, 라이너 산화막(127)은 DCS-HTO 산화막 증착 방법으로 형성하는 것이 바람직하다.

도 2d를 참조하면, 전체 표면 상부에 HDP 산화막(120)을 증착한다. 이후, HDP 산화막(120)에 대해 900 내지 1050℃의 온도 및 N₂ 분위기 하에서 55 내지 65분 동안 어닐링 공정을 수행한다. 여기서, HDP 산화막(120)의 두께는 4300 ~ 4800 Å인 것이 바람직하다.

다음으로, HDP 산화막(120)을 평탄화 식각하여 활성 영역 상의 패드 질화막(115)을 노출한다.

도 2e를 참조하면, 300 : 1의 BOE( Buffered Oxide Etchant )를 사용하여 전체표면을 80초 동안 습식 식각한다. 이 경우, 측벽 산화막(123)은 초당 0.198 ~ 0.242 Å의 식각 속도를 가지며, 수직방향으로 약 17.6 Å 식각되고, 라이너 산화막(127)은 초당 0.63 ~ 0.77 Å의 식각 속도를 가지며, 수직방향으로 약 56 Å 식각된다.

또한, HDP 산화막(120)은 초당 0.306 ~ 0.374 Å의 식각 속도를 가지며, 수 직방향으로 약 27.2 Å 식각된다. 하지만, 측벽 질화막(125)은 상기 BOE 케미컬에 식각되지 않는다.

도 2f를 참조하면, 인산(H₃PO₄) 용액을 사용하여 전체 표면을 20분 동안 식각함으로써 활성 영역 상부에 남아 있는 패드 질화막(115)을 제거한다. 이때, 측벽 산화막(123)은 초당 0.023 ~ 0.028 Å의 식각 속도를 가지며, 약 30 Å 식각되고, 측벽 질화막(125)은 초당 0.383 ~ 0.468 Å의 식각 속도를 가지며, 약 510.0 Å 식각된다.

또한, 라이너 산화막(127)은 초당 0.023 ~ 0.028 Å의 식각 속도를 가지며, 약 31.4 Å 식각되고, HDP 산화막(120)은 초당 0.031 ~ 0.037 Å의 식각 속도를 가지며, 약 40.8 Å 식각된다.

도 2g를 참조하면, 전체 표면 상부에 하드 마스크 폴리실리콘층(133)을 증착한다. 여기서, 하드 마스크 폴리실리콘층(133)의 두께는 750 ~ 850 Å인 것이 바람직하다.

다음으로, 하드 마스크 폴리실리콘층(133) 상부에 감광막(미도시)을 도포하고, 이를 노광 및 현상하여 리세스 게이트 영역을 정의하는 감광막 패턴(135)을 형성한다. 여기서, 감광막 패턴(135)의 두께는 1900 ~ 2100 Å인 것이 바람직하다.

도 2h를 참조하면, 감광막 패턴(135)을 마스크로 하드 마스크 폴리실리콘층(133)을 식각하여 하드 마스크 폴리실리콘층 패턴(133a)을 형성한다. 이후, 감광막 패턴(133)을 제거한다.

도 2i를 참조하면, 하드 마스크 폴리실리콘층 패턴(133a)을 마스크로 활성 영역 상의 패드 산화막(113)을 식각하여 반도체 기판(110)을 노출한다. 이후, 하드 마스크 폴리실리콘층 패턴(133a)을 마스크로 하드 마스크 폴리실리콘층 패턴(133a)과 노출된 반도체 기판(110)을 동시에 식각하여 리세스 게이트 영역을 형성한다.

이때, 하드 마스크 폴리실리콘층 패턴(133a)은 모두 제거하도록 식각하며, 식각되는 반도체 기판(110)의 깊이는 상기 리세스 게이트 영역에 인접한 소스/드레인 영역의 깊이 이상으로 식각한다.

여기서, 상기 식각공정은 HBr, Cl₂ 및 O₂의 혼합가스를 이용하여 건식 방법으로 수행하는 것이 바람직하며, HBr, Cl₂ 및 O₂의 혼합비는 1.8 ~ 2.2:1:0.18 ~ 0.22인 것이 더욱 바람직하다.

도 2j를 참조하면, 150초 동안 50 : 1의 HF 및 25℃의 온도에서 10분 동안 1:4:20의 NH₄OH:H₂O₂:H₂O를 이용하여 전체 표면을 전처리한다. 다음으로, 활성 영역 상의 노출된 반도체 기판에 희생 산화막(미도시)을 형성하고, 전체 표면 상부에 불순물 이온을 주입한다.

여기서, 희생 산화막(미도시)은 후속 게이트 산화막 내부에 전하 고립(trap)을 방지하기 위하여 리세스 게이트 영역 형성시 실리콘층 표면에 생긴 플라즈마 식각 손상 부분에 형성되어 제거된다.

도 2k를 참조하면, 불순물이 주입된 활성 영역 상에 게이트 산화막(미도시)을 성장시킨다. 이후, 전체 표면 상부에 게이트 폴리실리콘층(140), 게이트 실리사 이드층(150), 하드 마스크 질화막(160) 및 하드 마스크 금속층(165)을 순차적으로 증착한다.

여기서, 게이트 폴리실리콘층(140)은 530℃의 온도에서 600 ~ 700 Å의 두께로 형성하는 것이 바람직하며, 불순물이 주입되어 형성하는 것이 더욱 바람직하다. 또한, 게이트 실리사이드층(150)은 표면저항(R_s)이 82 ~ 92 Ω/□이고, 두께가 1000 ~ 1200 Å인 텅스텐 실리사이드층으로 형성하는 것이 바람직하다.

한편, 하드 마스크 질화막(160)은 2300 ~ 2700 Å 두께의 PE-질화막으로 형성하는 것이 바람직하다. 또한, 하드 마스크 금속층(165)은 PVD 방법으로 240 ~ 300 Å 두께의 텅스텐층으로 형성하는 것이 바람직하다.

도 2l을 참조하면, 게이트 마스크(미도시)로 하드 마스크 금속층(165), 하드 마스크 질화막(160), 게이트 실리사이드층(150) 및 게이트 폴리실리콘층(140)을 순차적으로 식각하여 게이트(170)를 형성한다. 이후, 전체 표면 상부에 두께가 45 ~ 55 Å인 열 산화막(173)을 형성한다.

도 2m을 참조하면, 전체 표면 상부에 불순물 이온 주입을 수행하여 활성 영역 상에 소스/드레인 영역(185)을 형성한다. 이후, 열 산화막(173)을 포함하는 게이트(170) 전면에 1 ~ 1000 Å 두께의 측벽 절연막을 형성한다.

도 2n을 참조하면, 도 2m의 A-A' 방향으로 본 발명의 실시 예에 따른 최종 게이트 단면을 도시한다. 여기서, 리세스 게이트 영역의 식각된 실리콘 기판은 최소 소스/드레인 영역(185)의 두께 이상으로 식각된 것을 알 수 있다.

본 발명에 따른 반도체 소자의 제조 방법은 활성 영역에 형성될 소스/드레인 영역의 두께와 최소 동일하게 리세스 게이트 예정 영역의 반도체 기판을 식각하여 게이트를 형성함으로써 나노 스케일( 50nm 이하 )의 반도체 소자 제조시 쇼트채널마진( short channel margin ) 확보와 DIBL( Drain Induced Barrier Lowering ) 누설전류를 감소시키는 효과가 있다.

Claims (5)

1. (a) STI 공정을 수행하여 패드 산화막과 패드 질화막이 적층된 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;

   (b) 상기 패드 질화막을 제거하는 단계;

   (c) 전체 표면 상부에 하드 마스크 폴리실리콘층을 형성하는 단계;

   (d) 상기 하드 마스크 폴리실리콘층을 식각하여 리세스 게이트 예정 영역을 정의하는 하드 마스크 폴리실리콘층 패턴을 형성하는 단계;

   (e) 상기 하드 마스크 폴리실리콘층 패턴을 마스크로 패드 산화막을 식각하여 반도체 기판을 노출하는 단계;

   (f) 상기 하드 마스크 폴리실리콘층 패턴 및 상기 노출된 반도체 기판을 동시에 식각하여 리세스 게이트 영역을 형성하되, 상기 하드 마스크 폴리실리콘층 패턴을 식각하여 제거하며, 상기 식각되는 반도체 기판의 깊이는 상기 리세스 게이트 영역에 인접한 소스/드레인 영역의 깊이 이상으로 식각하는 단계;

   (g) 상기 리세스 게이트 영역에 게이트 산화막을 형성하는 단계;

   (h) 전체 표면 상부에 게이트 물질층을 증착하고, 이를 패터닝하여 게이트를 형성하는 단계; 및

   (i) 게이트를 포함하는 전체 표면 상부에 이온 주입 공정을 수행하여 활성 영역 상에 소스/드레인 영역을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서,

   상기 (f) 단계의 반도체 기판의 식각공정은 HBr, Cl₂ 및 O₂의 혼합 가스를 이용한 건식 식각공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 2항에 있어서,

   상기 혼합가스에서 HBr, Cl₂ 및 O₂의 혼합비는 각각 1.8 ~ 2.2 : 1 : 0.18 ~ 0.22인 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1항에 있어서,

   상기 (g) 단계의 게이트 산화막 형성 공정 전에 전체 표면 상부를 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1항에 있어서,

   상기 (h) 단계의 게이트 형성 후 전체 표면 상부에 열 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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