KR20180082340A - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

균일한 높이의 수직 구조체를 갖는 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 제1 산화막을 형성하고, 제1 산화막 상에 제1 질화막을 형성하고, 제1 질화막 상에 제2 산화막을 형성하고, 제2 산화막 상에 제2 질화막을 형성하고, 제2 질화막 상에 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제3 질화막을 형성하고, 제3 질화막 상에 복수의 제1 패턴을 형성하고, 복수의 제1 패턴을 폴리실리콘막에 전사하여, 복수의 폴리실리콘 패턴을 형성하고, 복수의 폴리실리콘 패턴을 마스크로 이용하여, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막의 일부를 제거하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS(metal-oxide-semiconductor) 기술을 이용하여 제조된 집적 회로에서, 전계 효과 트랜지스터(FET)는 전형적으로 스위칭 모드로 동작될 수 있다. 예를 들어, FET은 높은 전도 상태(온 상태) 및 높은 임피던스 상태(오프 상태)를 나타낸다. 예를 들어, 여러 구성들 중에서, FET은 하부 소오스/드레인 영역, 수직 채널 및 상부 소오스/드레인 영역을 포함하여, FET에서 핀(fin)으로 지칭될 수 있는 수직 구조체를 형성할 수 있다.
수직 구조체는 건식 식각 또는 습식 식각을 포함하는 복수의 공정 단계에 의할 수 있다. 식각 공정 동안에, 수직 구조체의 일부는 소모될 수 있다. 이에 따라, 수직 구조체들의 높이는 서로 균일하지 않을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 균일한 높이의 수직 구조체를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 균일한 높이의 수직 구조체를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 산화막을 형성하고, 제1 산화막 상에 제1 질화막을 형성하고, 제1 질화막 상에 제2 산화막을 형성하고, 제2 산화막 상에 제2 질화막을 형성하고, 제2 질화막 상에 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제3 질화막을 형성하고, 제3 질화막 상에 복수의 제1 패턴을 형성하고, 복수의 제1 패턴을 폴리실리콘막에 전사하여, 복수의 폴리실리콘 패턴을 형성하고, 복수의 폴리실리콘 패턴을 마스크로 이용하여, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막의 일부를 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판으로부터 연장되는 채널을 형성하고, 채널 상에, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막을 순차적으로 형성하여 수직 구조체를 형성하고, 수직 구조체의 외면 상에 산화 스페이서를 형성하고, 산화 스페이서 상에 제1 질화 스페이서를 형성하고, 수직 구조체의 외면 상에 제2 질화 스페이서를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 반도체 장치의 제조 방법으로, 제1 복수의 수직 구조체 및 제2 복수의 수직 구조체를 형성하되, 각각의 수직 구조체는, 수직 채널, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막을 포함하고, 각각의 수직 구조체의 외면 상에 산화 스페이서를 형성하고, 산화 스페이서 상에 제1 질화 스페이서를 형성하고, 제1 마스크를 이용하여, 제1 복수의 수직 구조체를 덮고 제2 복수의 수직 구조체를 노출시키고, 제2 복수의 수직 구조체들 사이의 기판의 일부를 제거하고, 제1 마스크를 제거하고, 제1 복수의 수직 구조체의 외면 및 제2 복수의 수직 구조체의 외면 상에 제2 질화 스페이서를 형성하고, 제2 마스크를 이용하여, 제2 복수의 수직 구조체를 덮고 제1 복수의 수직 구조체를 노출시키고, 제1 복수의 수직 구조체들 사이의 기판의 일부를 제거하고, 제2 마스크를 제거하는 것을 포함하고, 제1 복수의 수직 구조체는 제1 영역 내에 배치되고, 제2 복수의 수직 구조체는 제2 영역 내에 배치된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 복수의 하부 에피막, 복수의 하부 에피막 상에 각각 형성된 복수의 수직 채널, 복수의 수직 채널 상에 각각 형성된 복수의 상부 에피막, 및 인접하는 수직 채널들 사이에 형성된 절연막을 포함하고, 복수의 상부 에피막은 절연막에 의해 분리되고, 절연막의 상면은 복수의 수직 채널의 상면보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 산화막을 형성하고, 제1 산화막 상에 제1 질화막을 형성하고, 제1 질화막 상에 제2 산화막을 형성하고, 제2 산화막 상에 제2 질화막을 형성하고, 제2 질화막 상에 폴리실리콘막을 형성하고, 폴리실리콘막 상에 제1 희생막을 형성하고, 제1 희생막 상에 제2 희생막을 형성하고, 제2 희생막 상에 복수의 패턴을 형성하고, 복수의 패턴을 제1 희생막, 제2 희생막 및 폴리실리콘막에 전사하여, 복수의 폴리실리콘 패턴을 형성하고, 복수의 폴리실리콘 패턴을 마스크로 이용하여, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막의 일부를 제거하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 층을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 스페이서막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 희생 패턴을 제거하는 방법을 설명하기 위한 단면도를 도시한다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제3 실리콘 질화막을 식각하는 방법을 설명하기 위한 단면도를 도시한다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 폴리실리콘막을 식각하는 방법을 설명하기 위한 단면도를 도시한다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 폴리실리콘을 마스크로 이용하여 복수의 층을 식각하는 방법을 설명하기 위한 단면도를 도시한다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 기판의 일부를 식각하는 방법을 설명하기 위한 단면도를 도시한다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 층을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 및 제2 희생막을 패터닝하는 방법을 설명하기 위한 단면도를 도시한다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 복수의 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 희생 패턴을 제거하는 방법을 설명하기 위한 단면도를 도시한다.
도 14 내지 도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 수직 구조체를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 산화 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제1 질화 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 19 내지 도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 하부 에피막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제2 질화 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 23 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 하부 에피막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 산화 스페이서 및 질화 스페이서의 크기 변화를 설명하기 위한 단면도를 도시한다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 산화 스페이서 및 질화 스페이서를 제거하는 방법을 설명하기 위한 단면도를 도시한다.
도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 절연막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 29는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 게이트 절연막 및 게이트 금속을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 30 및 도 31은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 게이트 절연막 및 게이트 금속을 패터닝하는 방법을 설명하기 위한 단면도를 도시한다.
도 32는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 절연 스페이서를 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 33은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 절연막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 34는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 화학적 기계적 평탄화(CMP)를 수행하는 방법을 설명하기 위한 단면도를 도시한다.
도 35는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 절연막을 형성하는 방법을 설명하기 위한 단면도를 도시한다.
도 36은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 수직 구조체의 일부를 제거하는 방법을 설명하기 위한 단면도를 도시한다.
도 37은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 상부 에피막을 성장시키는 방법을 설명하기 위한 단면도를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(element) 또는 층이 다른 소자 또는 층과 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다.
소자 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
이하에서, 도 1 내지 도 37을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 1을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기판(100) 상에 복수의 층을 형성하는 것을 포함한다.
기판(100)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 화합물 반도체 등을 포함할 수 있다.
몇몇 실시예에서, 반도체 장치는 복수의 p-MOS 트랜지스터를 포함하는 p-MOS(p형 금속 산화물 반도체) 영역, 및 복수의 n-MOS 트랜지스터를 포함하는 n-MOS(n형 금속 산화물 반도체) 영역을 포함할 수 있다. 각각의 트랜지스터는, 예를 들어, 게이트, 드레인, 소오스, 및 드레인과 소오스 사이에 배치되는 채널을 포함할 수 있다. 몇몇 실시예에서, 트랜지스터는 하부 소오스/드레인, 상부 소오스/드레인, 및 하부 소오스/드레인과 상부 소오스/드레인 사이의 형성된 수직 채널을 포함할 수 있다.
제1 산화막(102)은, 예를 들어, 인시츄 증기 발생(ISSG; in-situ steam generation) 공정에 의해 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 산화막(102)은 기판(100) 상에 형성되지 않을 수도 있다. 제1 질화막(104)은, 예를 들어, 화학적 기상 증착(CVD; chemical vapor deposition)에 의해 제1 산화막(102) 상에 형성될 수 있다. 제2 산화막(106)은 제1 질화막(104) 상에 형성될 수 있다. 제2 질화막(108)은 예를 들어, 실리콘 질화막일 수 있다. 제2 질화막(108)은 제2 산화막(106) 상에 형성될 수 있고, 폴리실리콘막(110)은 제2 질화막(108) 상에 형성될 수 있다. 제3 질화막(112)은 폴리실리콘막(110) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 산화막(102)은 약 1 nm 내지 약 2 nm의 두께를 가질 수 있다. 예를 들어, 제1 산화막(102)은 약 1.4 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 제2 산화막(106)은 약 12 nm 내지 약 20 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 제1 질화막(104) 및 제2 질화막(108)은 약 40 nm 내지 약 60 nm의 두께를 가질 수 있다. 예를 들어, 제1 질화막(104) 및 제2 질화막(108)은 약 50 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 제3 질화막(112)은 약 10 nm 내지 약 20 nm의 두께를 가질 수 있다. 예를 들어, 제3 질화막(112)은 약 15 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 폴리실리콘막(110)은 약 40 nm 내지 약 60 nm의 두께를 가질 수 있다. 예를 들어, 폴리실리콘막(110)은 약 50 nm의 두께를 가질 수 있다.
복수의 제1 희생 패턴(114)은 제3 질화막(112) 상에 형성될 수 있다. 몇몇 실시예에서, 복수의 제1 희생 패턴(114)은 폴리실리콘, 비정질 탄소층(ACL; amorphous carbon layer), 스핀 온 하드마스크(SOH; spin-on-hardmask), 포토레지스트 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 희생 패턴(114)은 포토리소그래피(photolithography) 공정에 의해 형성될 수 있다.
도 2를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스페이서막(120)이 제1 희생 패턴(114) 상에 형성될 수 있다.
몇몇 실시예에서, 스페이서막(120)은, 기판(100) 상의 복수의 제1 희생 패턴(114)의 전체 외면을 실질적으로 컨포멀하게 덮도록 형성될 수 있다. 스페이서막(120)은 제1 희생 패턴(114)에 대해 선택성(selectivity)을 갖는 물질을 포함할 수 있다. 몇몇 실시예에서, 스페이서막(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 또한, 스페이서막(120)은 예를 들어, CVD 또는 원자층 증착(ALD; atomic layer deposition)에 의해 형성될 수 있다. 스페이서막(120)의 두께는, 스페이서막(120)의 증착 시간을 조절함으로써 조절될 수 있다.
도 3을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스페이서막(120)을 식각함으로써 스페이서막(120)의 일부가 제거되어, 제1 희생 패턴(114)의 측벽 상에 복수의 스페이서(124)가 형성될 수 있다.
몇몇 실시예에서, 스페이서막(120)은 제1 희생 패턴(114)의 상부가 노출될 때까지 수행되는 건식 식각(dry etching)에 의해 식각될 수 있다. 소정의 두께를 갖는 스페이서(124)는, 추후 공정에서 소정의 패턴을 형성하는 마스크로 이용될 수 있다. 예를 들어, 스페이서(124)는 복수의 제1 패턴을 형성할 수 있다.
도 4를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스페이서(124)들 간에 소정의 간격을 두고 스페이서(124)가 배치되도록, 식각 공정에 의해 제1 희생 패턴(114)이 제거될 수 있다.
몇몇 실시예에서, 건식 식각 또는 반응 이온 식각(reactive ion etching)에 의해, 제1 희생 패턴(114)은 스페이서(124)에 대해 선택적으로 식각될 수 있다. 몇몇 실시예에서, 제1 희생 패턴(114)이 제거될 때, 제1 희생 패턴(114) 아래에 배치되는 제3 질화막(112) 또한 식각되어, 제3 질화막(112)의 일부는 초기 두께에 비해 감소된 두께를 가질 수 있다. 몇몇 실시예에서, 제1 희생 패턴(114)이 식각되는 동안에, 제3 질화막(112)은 그 아래에 배치되는 폴리실리콘막(110)이 식각 공정 동안 손상되는 것을 방지할 수 있다. 예를 들어, 인접하는 스페이서(124)들 간의 간격은 제1 희생 패턴(114)의 폭과 실질적으로 동일할 수 있다.
도 5 및 도 6은, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스페이서(124)를 이용하여 제3 질화막(112) 및 폴리실리콘막(110)을 식각하는 것을 도시한다.
도 5에 도시된 것처럼, 제3 질화막(112)은 스페이서(124)를 마스크로 이용하여 식각될 수 있다. 예를 들어, 스페이서(124)의 패턴이 제3 질화막(112)으로 전사되어(transferred), 스페이서(124)와 실질적으로 동일한 패턴이 형성될 수 있다.
도 6에 도시된 것처럼, 제3 질화막(112)이 식각된 후에, 폴리실리콘막(110)은 스페이서(124) 및 제3 질화막(112)을 마스크로 이용하여 식각될 수 있다. 폴리실리콘막(110)이 식각될 때, 스페이서(124)의 패턴은 폴리실리콘막(110)으로 전사될 수 있다. 이에 따라, 복수의 폴리실리콘 패턴이 형성될 수 있다. 예를 들어, 스페이서(124)의 폭은 제3 질화막(112)의 폭 및 폴리실리콘막(110)의 폭과 실질적으로 동일할 수 있다.
도 7을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스페이서(124) 및 제3 질화막(112)은 예를 들어, 건식 식각에 의해 제거되어 폴리실리콘막(110)이 노출될 수 있다.
폴리실리콘막(110)은 추후 공정에서 하부층을 패터닝하는데 마스크로 이용될 수 있다. 몇몇 실시예에서, 폴리실리콘막(110)은 제2 질화막(108) 및 제2 산화막(106)을 식각하는데 마스크로 이용될 수 있다. 예를 들어, 제2 질화막(108)은 복수의 제2 질화 패턴을 형성할 수 있다. 상기 식각 공정 동안에, 제2 질화막(108)은 또한 하부층, 예를 들어, 제2 산화막(106), 제1 질화막(104) 및 제1 산화막(102)이 추후 식각 공정 동안에 손상되는 것을 방지할 수 있다. 몇몇 실시예에서, 제2 산화막(106)은 추후의 건식 식각 또는 습식 식각 공정으로부터 그 아래에 배치되는 제1 질화막(104)을 보호하기 위해 형성될 수 있다.
도 8은, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 폴리실리콘막(110)을 마스크로 이용하여 제1 질화막(104)을 식각하는 것을 도시한다.
폴리실리콘막(110)을 마스크로 이용하여 제2 질화막(108), 제2 산화막(106), 제1 질화막(104) 및 제1 산화막(102)이 식각된 후에, 폴리실리콘막(110)은 예를 들어, 건식 식각 또는 습식 식각에 의해 제거될 수 있다.
도 9는, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 제2 질화막(108)을 마스크로 이용하여 기판(100)을 식각하는 것을 도시한다.
몇몇 실시예에서, 기판(100)의 일부를 식각하는데 상기 마스크는 제2 질화막(108), 제2 산화막(106), 제1 질화막(104) 및 제1 산화막(102)을 포함할 수 있다.
몇몇 실시예에서, 실리콘 기판(100)은 소정의 깊이로 식각되어 수직 구조체(130)를 위한 채널(132)을 형성할 수 있다. 몇몇 실시예에서, 수직 구조체(130)는 제2 질화막(108), 제2 산화막(106), 제1 질화막(104), 제1 산화막(102) 및 채널(132)을 포함할 수 있다. 몇몇 실시예에서, 수직 구조체(130)는 제2 제2 질화막(108), 제2 산화막(106), 제1 질화막(104) 및 채널(132)을 포함할 수 있다. 몇몇 실시예에서, 기판(100)을 식각하는 것이 수행될 때, 도 9에 도시된 것처럼, 제2 질화막(108)은 각진 모양의(angular shaped) 상부를 가질 수 있다. 몇몇 실시예에서, 제2 질화막(108)의 상부는 둥근 모양일 수도 있다.
도 10 내지 도 16을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 폴리실리콘막(110)을 이용하여 수직 구조체(130)를 형성하는 방법이 설명된다.
도 10 내지 도 16에 도시된 수직 구조체(130)를 제조하는 방법은, 도 1 내지 도 9에 도시된 수직 구조체(130)를 제조하는 방법과 많은 단계를 공유하므로, 실시예에 대한 완전한 이해를 위해 필요한 경우를 제외하고는 상세히 설명되지 않는다.
도 10을 참조하면, 기판(100) 상에 제1 산화막(102), 제1 질화막(104), 제2 산화막(106), 제2 질화막(108) 및 폴리실리콘막(110)이 형성될 수 있다.
제2 희생막(134)은 폴리실리콘막(110) 상에 형성될 수 있다. 제2 희생막(134)은 예를 들어, 스핀 온 하드마스크(SOH) 및 비정질 탄소층(ACL) 중 적어도 하나를 포함할 수 있다. 제3 희생막(140)은 제2 희생막(134) 상에 형성될 수 있다. 몇몇 실시예에서, 제3 희생막(140)은 실리콘 산질화물(SiON)을 포함할 수 있다. 또한, 제3 희생막(140)은 예를 들어, CVD, ALD 또는 스핀 코팅(spin coating)에 의해 형성될 수 있다. 복수의 포토레지스트 패턴(136)은, 포토리소그래피 공정을 이용하여 제3 희생막(140) 상에 형성될 수 있다.
도 11은 포토레지스트 패턴(136)을 마스크로 이용하여 예를 들어, 건식 식각으로 제2 및 제3 희생막(134, 140)을 패터닝하는 것을 설명한다.
제2 및 제3 희생막(134, 140)이 패터닝된 후에, 포토레지스트 패턴(136)이 제거되어 제3 희생막(140)이 노출될 수 있다.
도 12는 제2 희생막(134)의 측벽 상에 복수의 스페이서(124)가 형성되는 것을 설명한다.
도시되지 않았으나, 스페이서막이 제2 희생막(134) 상에 컨포멀하게 형성될 수 있고, 상기 스페이서막이 식각되어 도 12에 도시된 것처럼 복수의 스페이서(124)를 형성할 수 있다. 제3 희생막(140)은 스페이서(124)가 형성되기 전에 제거될 수 있다.
도 13은 제2 희생막(134)이 예를 들어, 건식 식각에 의해 제거되고, 스페이서(124)가 폴리실리콘막(110) 상에 배치되어 하나 이상의 패턴을 형성하는 것을 설명한다.
몇몇 실시예에서, 스페이서(124)들 간의 간격은 제2 희생막(134)의 폭과 실질적으로 동일할 수 있다. 스페이서(124)의 폭은 스페이서막의 두께에 의해 결정될 수 있다.
도 14 내지 도 16은, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 수직 구조체(130)의 제조를 설명한다.
도 14에 도시된 것처럼, 스페이서(124)를 마스크로 이용하여, 예를 들어, 건식 식각에 의해 폴리실리콘막(110) 및 제2 질화막(108)이 패터닝될 수 있다.
도 15를 참조하면, 스페이서(124) 및 폴리실리콘막(110)을 마스크로 이용하여, 제2 산화막(106)의 일부 및 제1 질화막(104)의 일부가 제거될 수 있다.
몇몇 실시예에서, 제2 산화막(106) 및 제1 질화막(104)이 패터닝될 때, 스페이서(124)는 실질적으로 제거될 수 있다. 몇몇 실시예에서, 제2 산화막(106) 및 제1 질화막(104)이 패터닝될 때, 폴리실리콘막(110)의 상부는 제거될 수 있다.
도 16은 제2 질화막(108)을 마스크로 이용하여, 예를 들어, 건식 식각에 의해 기판(100)이 식각되는 것을 설명한다.
몇몇 실시예에서, 기판(100)은 예를 들어, 제2 질화막(108), 제2 산화막(106), 제1 질화막(104) 및 제1 산화막(102)을 마스크로 이용하여 식각될 수 있다. 기판(100) 내에 수직 채널(132)을 정의하기 위해, 기판(100)은 소정의 시간 동안 식각되어 하나 이상의 트렌치를 형성할 수 있다. 기판(100)이 식각된 후에, 제2 질화막(108), 제2 산화막(106), 제1 질화막(104), 제1 산화막(102) 및 수직 채널(132)을 포함하는 수직 구조체(130)가 형성될 수 있다.
몇몇 실시예에서, 제2 질화막(108)의 상부는 둥근 모양을 갖도록 형성될 수 있다.
도 17을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 수직 구조체(130) 및 기판(100)의 외면 상에 산화 스페이서(150)가 컨포멀하게 형성되어, 연속적인 막을 형성할 수 있다.
산화 스페이서(150)는 예를 들어, 실리콘 산화물을 포함할 수 있다. 또한, 예를 들어, 산화 스페이서(150)는 CVD 또는 ALD에 의해 형성되어, 수직 구조체(130) 상에 보호막을 형성할 수 있다.
도 18을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 제1 질화 스페이서(152)가 컨포멀하게 형성될 수 있다.
제1 질화 스페이서(152)는 예를 들어, CVD 또는 ALD를 이용하여 산화 스페이서(150) 상에 형성될 수 있다. 제1 질화 스페이서(152)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 19 내지 도 21을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 반도체 장치의 p-MOS 영역 또는 n-MOS 영역 중 하나를 위한 복수의 하부 에피막이 선택적으로 형성될 수 있다.
예를 들어, 도 19에 도시된 것처럼, 반도체 장치의 p-MOS 영역(162)이 개방되어 제1 복수의 수직 구조체(130)가 노출될 수 있다. 반도체 장치의 n-MOS 영역(164)은 절연막(158)에 의해 덮여, 제2 복수의 수직 구조체(130)의 하부 에피막이 형성되는 것을 방지할 수 있다.
몇몇 실시예에서, 절연막(158)은 예를 들어, 유기 평탄화막(OPL; organic planarization layer), 비정질 탄소층(ACL) 및 스핀 온 하드마스크(SOH) 중 적어도 하나를 포함할 수 있다. 절연막(158)은 수직 구조체(130) 상에 형성될 수 있고, 선택적으로 패터닝되어 p-MOS 영역을 노출시킬 수 있다.
도 20을 참조하면, 기판(100)의 일부를 제거함으로써, p-MOS 영역(162) 내의 수직 구조체(130)의 적어도 일 측벽 상의 기판(100) 내에 하나 이상의 리세스(168)가 형성될 수 있다.
몇몇 실시예에서, 예를 들어, 산화 스페이서(150) 및 제1 질화 스페이서(152)에 덮인 수직 구조체(130)를 마스크로 이용하는 건식 식각을 이용하여, 식각 공정이 수행되어 기판(100) 내의 리세스(168)를 형성할 수 있다. 상기 식각 공정이 수행된 후에, 소정의 깊이를 갖는 리세스(168)가 형성될 수 있다.
기판(100) 내에 리세스(168)가 형성될 때, 산화 스페이서(150) 및 제1 질화 스페이서(152) 또한 식각 공정에 의해 영향을 받을 수 있다. 몇몇 실시예에서, 제1 질화 스페이서(152) 및/또는 산화 스페이서(150)의 상부의 적어도 일부는, 건식 식각 공정에 의한 이온(ions) 또는 다른 반응 가스종(reactive gas species)에 의해 식각될 수 있다. 따라서, 리세스(168)가 형성된 후에, 수직 구조체(130)의 상부에 인접하는 제1 질화 스페이서(152) 및/또는 산화 스페이서(150)가 결합된 두께는, 수직 구조체(130) 상에 형성된 증착될 때의 제1 질화 스페이서(152) 및/또는 산화 스페이서(150)의 결합된 두께보다 얇아질 수 있다.
몇몇 실시예에서, 제1 질화 스페이서(152)는 실질적으로 제거되어 산화 스페이서(150)를 노출시킬 수 있다. 몇몇 실시예에서, 도 20에 도시된 것처럼, 제1 질화 스페이서(152) 및 산화 스페이서(150)가 실질적으로 모두 제거되어 제2 질화막(108)을 노출시킬 수 있다. 어느 경우라도, 제1 질화 스페이서(152) 및 산화 스페이서(150)가 결합된 두께는, 증착될 때의 제1 질화 스페이서(152) 및/또는 산화 스페이서(150)의 결합된 두께보다 얇을 수 있다.
리세스(168)가 형성될 때, 건식 식각에 의한 이온 또는 다른 반응 가스종은, 수직 구조체(130)의 측벽에서 제1 질화 스페이서(152)의 일부를 제거할 수 있다. 이에 따라, 수직 구조체(130)의 측벽에서 제1 질화 스페이서(152)의 두께는, 수직 구조체(130)의 측벽에서 제1 질화 스페이서(152)가 증착될 때의 초기 두께보다 얇아질 수 있다.
n-MOS 영역(164)에서, 식각 공정에 의한 이온 및 다른 반응 가스종으로부터 n-MOS 영역(164)을 격리시키는 절연막(158)에 의해 n-MOS 영역(164)이 덮여 있으므로, 산화 스페이서(150) 및 제1 질화 스페이서(152) 중 어느 것도 리세스 형성 공정에 영향을 받지 않을 수 있다.
도 21을 참조하면, p-MOS 영역(162)에서, 리세스(168) 내에 에피막(154)이 형성될 수 있다.
몇몇 실시예에서, 에피막(154)은 반도체 물질을 포함할 수 있다. 예를 들어, 에피막(154)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 리세스(168) 내에 채워진 에피막(154)의 전기적 특성을 변경하기 위해, 이온 주입(ion implantation)이 수행되어 에피막(154) 내에 n형 또는 p형 불순물을 공급할 수 있다. 예를 들어, p-MOS 영역(162)을 위해, 에피막(154)은 p형 도펀트(dopants), 예를 들어, 붕소(B) 또는 알루미늄(Al)을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 다른 p형 도펀트 물질이 이용될 수도 있다. 이온 주입이 수행될 때, 반도체 장치의 제조 방법의 추후 단계에서, 소정의 온도에서 열 처리가 별개로 수행되어, 에피막(154) 내의 불순물의 확산 및 분포를 조절할 수 있다.
도 21은, p-MOS 영역(162) 내에 에피막(154)이 형성된 후에, n-MOS 영역(164)을 덮는 절연막(158)이 예를 들어, 건식 식각에 의해 제거되는 것을 설명한다.
상술한 것처럼, p-MOS 영역(162) 내에 하부 에피막(154)이 형성된 후에, p-MOS 영역(162) 내의 수직 구조체(130) 상의 스페이서(150, 152)의 형태 및 두께는, n-MOS 영역(164) 내의 수직 구조체(130) 상의 스페이서(150, 152)의 형태 및 두께와 달라질 수 있다.
도 22를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 제2 질화 스페이서(170)가 컨포멀하게 형성될 수 있다.
제2 질화 스페이서(170)는 수직 구조체(130)의 외면 상에 형성되어, 산화 스페이서(150) 또는 제1 질화 스페이서(152)가 추후 식각 공정에서 더 제거되는 것을 방지할 수 있다.
몇몇 실시예에서, 제2 질화 스페이서(170)의 두께는, 예를 들어, p-MOS 영역 내의 리세스 형성 공정에서 제1 질화 스페이서(152) 및/또는 산화 스페이서(150)의 손실에 기초하여 결정될 수 있다. n-MOS 영역(164)은 p-MOS 영역(162) 내의 리세스 형성 공정으로부터 보호될 수 있으므로, p-MOS 영역(162) 및 n-MOS 영역(164) 내의 수직 구조체(130) 상에 제2 질화 스페이서(170)가 형성된 후에, 수직 구조체(130)의 상부에서 제1 및 제2 질화 스페이서(152, 170) 및 산화 스페이서(150)가 결합된 두께는, p-MOS 영역(162)에서보다 n-MOS 영역에서 더 두꺼울 수 있다.
도 23 내지 도 25를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 반도체 장치의 p-MOS 영역(162) 또는 n-MOS 영역 중 다른 하나를 위한 복수의 하부 에피막이 선택적으로 형성될 수 있다.
예를 들어, 도 23에 도시된 것처럼, p-MOS 영역(162) 상에 절연막(158)이 선택적으로 형성될 수 있다. 기판(100)의 일부는 예를 들어, 산화 스페이서(150), 제1 및 제2 질화 스페이서(152, 170)를 포함하는 수직 구조체(130)를 마스크로 이용하는 건식 식각 공정에 의해 식각되어, 예를 들어, 도 24에 도시된 것처럼 소정의 깊이를 갖는 리세스(172)를 형성할 수 있다.
도 25를 참조하면, n-MOS 영역(164) 내의 리세스(172) 내에 하부 에피막(156)이 형성될 수 있다.
몇몇 실시예에서, 하부 에피막(156)은 반도체 물질을 포함할 수 있다. 예를 들어, 하부 에피막(156)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등을 포함할 수 있다.
몇몇 실시예에서, 리세스(172) 내에 채워진 에피막(156)의 전기적 특성을 변경하기 위해, 이온 주입이 수행되어 에피막(156) 내에 n형 또는 p형 불순물을 공급할 수 있다. 예를 들어, n-MOS 영역(164)을 위해, 에피막(156)은 n형 도펀트, 예를 들어, 인(P) 또는 비소(As)를 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 다른 n형 도펀트 물질이 이용될 수도 있다. 이온 주입이 수행될 때, 반도체 장치의 제조 방법의 추후 단계에서, 소정의 온도에서 열 처리가 별개로 수행되어, 에피막(156) 내의 불순물의 확산 및 분포를 조절할 수 있다.
n-MOS 영역(164) 내에 리세스(172)가 형성될 때, n-MOS 영역(164) 내의 제2 질화막(108) 상에 형성된 제1 및 제2 질화 스페이서(152, 170) 및 산화 스페이서(150)의 적어도 일부는 식각될 수 있다. 이에 따라, 제2 질화막(108) 상의 스페이서들(150, 152, 170)의 결합된 두께는, 리세스(172)가 형성된 후에 더 얇아질 수 있다.
도 26을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 제2 질화막(108) 상에 형성된 막들의 두께 변화가 개략적으로 설명된다. 도 26의 도면은 단지 개략적인 것이고, 일정한 비율로 도시되는 것이 아니다.
도 26(a) 내지 도 26(c)는 p-MOS 영역(162) 내에 리세스(168)가 형성되는 동안에, p-MOS 영역(162) 내의 스페이서들(150, 152, 170)의 두께 변화를 도시한다.
몇몇 실시예에서, 도 26(a)는 리세스 형성 전에, 제2 질화막(108) 상에 결합된 두께 "A"를 갖는 산화 스페이서(150) 및 제1 질화 스페이서(152)가 형성되는 것을 도시한다.
도 26(b)는 막들의 결합된 두께가 예를 들어, 건식 식각 내의 이온 및 다른 반응 가스종을 갖는 반응에 의해 "D"만큼 감소되는 것을 도시한다. 도 26(b)의 쇄선은 리세스 형성의 시작 전의 제1 질화 스페이서(152)의 프로파일을 나타낸다. 몇몇 실시예에서, "D"는 "A"보다 작거나 이와 동일할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 리세스(168)를 형성하는 반응 조건에 따라, "D"는 "A"보다 클 수도 있고, 제2 질화막(108)의 상부가 식각될 수도 있다.
도 26(c)는 리세스 형성이 완료된 후에, 추후 단계의 식각 공정에서 산화 스페이서(150) 및 제1 질화 스페이서(152)의 손실을 보상하기 위해, 제1 질화 스페이서(152) 상에 두께 "D"를 갖는 제2 질화 스페이서(170)가 형성되는 것을 도시한다. 몇몇 실시예에서, 도 26(c)의 제2 질화 스페이서(170)의 두께 "D"는, 도 26(b)의 두께 손실 "D"와 다를 수 있다. 또한, 제2 질화 스페이서(170)의 형성에 의해, 제2 질화막(108)의 손실은 방지되거나 최소화될 수 있다.
도 26(d) 내지 도 26(f)는 n-MOS 영역(164) 내에 리세스(172)가 형성되는 동안에, n-MOS 영역(164) 내의 스페이서들(150, 152, 170)의 두께 변화를 도시한다.
몇몇 실시예에서, 도 26(d)는 리세스 형성 전에, 제2 질화막(108) 상에 결합된 두께 "A"를 갖는 산화 스페이서(150) 및 제1 질화 스페이서(152)가 형성되는 것을 도시한다.
도 26(e)는 리세스 형성의 시작 전에, 제1 질화 스페이서(152) 상에 두께 "D"를 갖는 제2 질화 스페이서(170)가 추가적으로 형성되는 것을 도시한다. 제2 질화막(108) 상에 형성된 산화 스페이서(150) 및 제1 및 제2 질화 스페이서(152, 170)의 결합된 두께는 "A+D"일 수 있다. 제2 질화 스페이서(170)는, 추후 리세스 형성 공정에서 산화 스페이서(150) 및 제1 질화 스페이서(152)가 손실되는 예상 두께를 보상하기 위해 형성될 수 있다.
도 26(f)는 예를 들어, 리세스(172)의 형성 동안에 예를 들어, 이온 및 다른 반응 가스종에 의해 두께 "D"를 갖는 제2 질화 스페이서(170)가 제거되는 것을 도시한다. 몇몇 실시예에서, 리세스(172)가 형성되는 동안에, 제2 질화막(108) 상의 스페이서들(150, 152, 170) 전체가 제거될 수 있고, 제2 질화막(108)의 일부가 제거될 수 있다.
수직 구조체(130)의 외면에 제공된 제2 질화 스페이서(170)에 의해, 수직 구조체(130)는 추후 식각 공정에서 제거되는 것으로부터 보호될 수 있다. 예를 들어, 제2 질화막(108)의 손상은 최소화되거나 방지될 수 있다. 어느 경우든, 제2 질화막(108) 아래에 배치된 제2 산화막(106)은, 식각 공정으로부터 보호될 수 있다. 또한, p-MOS 영역(162) 및 n-MOS 영역(164) 내의 수직 구조체(130)의 높이가 실질적으로 서로 동일할 때, p-MOS 영역(162) 및 n-MOS 영역(164) 내의 리세스들(168, 172)을 위한 공정 조건 또한 실질적으로 서로 동일할 수 있다. 따라서, p-MOS 영역(162) 및 n-MOS 영역(164) 모두에서 리세스들(168, 172)을 형성하는 공정 균일성이 달성될 수 있다.
도 27을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 남아 있는 산화 및 질화 스페이서들(150, 152, 170)이 벗겨져 제2 실리콘 질화막(108)이 노출될 수 있다.
도 28을 참조하면, 수직 구조체(130)의 외면 및 기판(100)의 상면 상에 절연막(182)이 컨포멀하게 형성될 수 있다. 도 28에 도시된 것처럼, 절연막(182)의 일부는 예를 들어, 건식 식각에 의해 더 제거되어, 하부 에피막(154, 156)을 실질적으로 덮을 수 있다.
도 29를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 수직 구조체(130)의 외면을 실질적으로 덮도록 게이트 유전막(180)이 형성될 수 있다. 예를 들어, 하부 에피막(154, 156) 상에 게이트 유전막(180)이 형성될 수 있다.
게이트 유전막(180)은 예를 들어, silicon oxide (SiO2), silicon nitride (Si3N4), silicon oxynitride(SiON), zirconium oxide (ZrO2), zirconium oxynitride (ZrON), hafnium zirconium oxide (HfZiO), aluminum oxide (Al2O3), tantalum pentoxide (Ta2O5) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 게이트 유전막(180)은 고유전율 물질(high K dielectric materials), 예를 들어, barium titanate, barium strontium titanate oxide, titanium oxide 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 도 29는 게이트 유전막(180) 상에 게이트 금속(184)이 형성되는 것을 도시한다.
예를 들어, CVD 또는 ALD에 의해 게이트 유전막(180) 상에 게이트 금속(184)이 형성될 수 있다. 게이트 금속(184)은 예를 들어, tungsten (W), cobalt (Co), copper (Cu), tantalum (Ta), titanium (Ti), ruthenium (Ru), aluminum (Al), metal carbides 또는 metal nitrides, 예를 들어, titanium nitride (TiN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 30을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 인접하는 수직 구조체(130)들 사이의 공간(190) 내에, 유기 평탄화막(188; OPL)이 선택적으로 채워질 수 있다.
몇몇 실시예에서, 유기 평탄화막(188)은 게이트 금속(184) 상에 형성될 수 있다. 유기 평탄화막(188)의 일부는 포토리소그래피 공정에 의해 선택적으로 제거되어, 게이트 금속(184)의 상부를 노출시킬 수 있다. 예를 들어, 유기 평탄화막(188)은 인접하는 수직 구조체(130)들 사이에 곡선 모양을 포함할 수 있다.
도 31을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 게이트 금속(184)의 일부가 제거될 수 있다.
게이트 금속(184)의 일부는 예를 들어, 습식 식각 공정 또는 건식 식각 공정에 의해 제거될 수 있다. 예를 들어, 식각 조건은, 게이트 금속(184)의 하부가 유기 평탄화막(188)에 의해 제거되지 않고, 식각 공정에 의해 게이트 금속(184)의 상부가 제거되도록 조절될 수 있다. 게이트 금속(184)의 식각이 완료된 후에, 유기 평탄화막(188)은 제거될 수 있다.
도 32를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 절연 스페이서(194)가 컨포멀하게 형성되어 기판(100)의 표면을 전체적으로 덮을 수 있다.
절연 스페이서(194)는 예를 들어, silicon nitride (Si3N4)를 포함할 수 있다. 또한, 절연 스페이서(194)는 예를 들어, CVD 또는 ALD를 이용하여 형성될 수 있다.
도 33을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 절연막(196)이 형성되어 수직 구조체(130)들 사이의 공간을 채울 수 있다.
절연막(196)은 예를 들어, CVD를 이용하여 형성될 수 있다. 절연막(196)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 34를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 절연막(196)의 상부는 예를 들어, 화학적 기계적 평탄화(CMP; chemical mechanical planarization) 공정에 의해 연마되어 평탄하고 매끄러운 표면을 가질 수 있다.
몇몇 실시예에서, CMP 공정은 수직 구조체(130)의 제2 질화막(108)을 실질적으로 손상시키지 않을 수 있다.
스토퍼(198; stopper)는 예를 들어, CVD 또는 ALD를 이용하여 절연막(196)의 상면 상에 형성될 수 있다. 스토퍼(198)는 예를 들어, 실리콘 질화물을 포함할 수 있다. 스토퍼(198)는 추후 식각 공정에서 수직 구조체(130)의 식각을 방지할 수 있다.
도 35를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스토퍼(198) 상에 절연막(200)이 형성될 수 있다.
절연막(200)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 절연막(196)과 실질적으로 동일한 물질을 포함할 수도 있다.
유기 평탄화막(188)을 이용하여 패턴을 형성하고 절연막(200)의 일부를 선택적으로 제거하기 위해, 유기 평탄화막(188)이 절연막(200) 상에 형성될 수 있다.
도 36을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 스토퍼(198)의 일부가 제거될 수 있다.
스토퍼(198)의 일부는 예를 들어, 건식 식각에 의해 제거될 수 있다. 몇몇 실시예에서, p-MOS 영역에 대응되는 스토퍼(198)의 일부가 건식 식각 공정에 의해 선택적으로 제거되어, 절연막(196)을 노출시킬 수 있다.
절연 스페이서(194), 제2 질화막(108), 제2 산화막(106), 제1 질화막(104) 및 제1 산화막(102)은 예를 들어, 건식 식각에 의해 제거되어, 상부 에피막(예를 들어, 도 37의 204)을 성장시키기 위한 리세스(202)를 형성할 수 있다. 상부 에피막(204)은 예를 들어, 상부 에피막(top epitaxial layer)을 포함할 수 있다. 도 36에 도시된 것처럼, 절연막(196)은 인접하는 수직 구조체(130)들을 서로 분리시킬 수 있다.
도 37을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 채널(132)의 상면을 에피막 성장을 위한 몰드(mould)로 이용하여, 채널(132) 상에 상부 에피막(204)을 형성할 수 있다.
상부 에피막(204)은 예를 들어, CVD 또는 분자선 에피택시(MBE; molecular beam epitaxy)를 이용하여 형성할 수 있다. 또한, 상부 에피막(204)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등을 포함할 수 있다. 도시된 것처럼, 상부 에피막(204)은 절연막(196)에 의해 조절될 수 있다. 예를 들어, 인접하는 상부 에피막(204)들은 절연막(196)의 존재에 의해 서로 접촉하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 제1 산화막
104: 반도체 칩 106: 언더필 물질
108: 광투과 커버 110: 도전 패턴
112: 차단 패턴 114: 방열판
120: 스페이서막 124: 스페이서
130: 수직 구조체

Claims (10)

  1. 기판 상에 제1 산화막을 형성하고,
    상기 제1 산화막 상에 제1 질화막을 형성하고,
    상기 제1 질화막 상에 제2 산화막을 형성하고,
    상기 제2 산화막 상에 제2 질화막을 형성하고,
    상기 제2 질화막 상에 폴리실리콘막을 형성하고,
    상기 폴리실리콘막 상에 제3 질화막을 형성하고,
    상기 제3 질화막 상에 복수의 제1 패턴을 형성하고,
    상기 복수의 제1 패턴을 상기 폴리실리콘막에 전사하여, 복수의 폴리실리콘 패턴을 형성하고,
    상기 복수의 폴리실리콘 패턴을 마스크로 이용하여, 상기 제1 산화막, 상기 제1 질화막, 상기 제2 산화막 및 상기 제2 질화막의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 복수의 제1 패턴을 형성하는 것은, 제1 희생 패턴의 측벽 상에 복수의 스페이서를 형성하고, 상기 제1 희생 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 복수의 제1 패턴들 사이의 간격은 상기 제1 희생 패턴의 폭과 동일한 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 복수의 제1 패턴을 상기 제2 질화막에 전사하여, 복수의 제2 질화 패턴을 형성하고,
    상기 복수의 제2 질화 패턴을 마스크로 이용하여, 상기 기판의 일부를 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 복수의 제1 패턴을 상기 제2 질화막에 전사하는 것은, 상기 제2 질화막의 일부를 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 2항에 있어서,
    상기 제1 희생 패턴은 폴리실리콘(polysilicon), 비정질 탄소(amorphous carbon), 스핀 온 하드마스크(spin-on-hardmask), 포토레지스트(photoresist) 및 이들의 조합 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  7. 기판으로부터 연장되는 채널을 형성하고,
    상기 채널 상에, 제1 산화막, 제1 질화막, 제2 산화막 및 제2 질화막을 순차적으로 형성하여 수직 구조체를 형성하고,
    상기 수직 구조체의 외면 상에 산화 스페이서를 형성하고,
    상기 산화 스페이서 상에 제1 질화 스페이서를 형성하고,
    상기 수직 구조체의 외면 상에 제2 질화 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 산화 스페이서 상에 상기 제1 질화 스페이서를 형성한 후에, 상기 산화 스페이서 및 상기 제1 질화 스페이서의 적어도 일부를 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 산화 스페이서 및 상기 제1 질화 스페이서의 적어도 일부를 제거하는 것은, 상기 기판 내에 하나 이상의 리세스를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 복수의 하부 에피막;
    상기 복수의 하부 에피막 상에 각각 형성된 복수의 수직 채널;
    상기 복수의 수직 채널 상에 각각 형성된 복수의 상부 에피막; 및
    인접하는 상기 수직 채널들 사이에 형성된 절연막을 포함하고,
    상기 복수의 상부 에피막은 상기 절연막에 의해 분리되고,
    상기 절연막의 상면은 상기 복수의 수직 채널의 상면보다 높은 반도체 장치.
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