KR20220112700A - 자기 정렬된 콘택트를 위한 하이브리드 막 방식 - Google Patents

자기 정렬된 콘택트를 위한 하이브리드 막 방식 Download PDF

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KR20220112700A
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Abstract

반도체 디바이스를 형성하는 방법은: 기판보다 위로 돌출하는 핀을 형성하는 단계; 핀 위에 금속 게이트를 형성하는 단계 - 금속 게이트는 유전체 층에 의해 둘러싸여 있음 -; 금속 게이트의 높이를 감소시키기 위해 금속 게이트를 에칭하는 단계 - 에칭 이후에, 금속 게이트의 게이트 스페이서들 사이에서 금속 게이트 위에 리세스가 형성됨 -; 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계; 반도체 재료 위에 유전체 재료를 형성하는 것에 의해 리세스를 채우는 단계; 금속 게이트 위에 마스크 층을 형성하는 단계 - 마스크 층의 제1 개구부는 금속 게이트에 인접하여 유전체 층의 일 부분 바로 위에 있음 -; 유전체 층에 제2 개구부를 형성하기 위해 유전체 층의 그 부분을 제거하는 단계 - 제2 개구부는 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및 제2 개구부를 전도성 재료로 채우는 단계를 포함한다.

Description

자기 정렬된 콘택트를 위한 하이브리드 막 방식{HYBRID FILM SCHEME FOR SELF-ALIGNED CONTACT}
본 출원은 2021년 2월 4일에 출원되고 발명의 명칭이 “Hybrid Film SAC by Si Liner and SiN to Improve MD HM Bite/Chopping”인 미국 가출원 제63/145,622호의 이익을 주장하며, 이 출원은 이로써 본 명세서에 참고로 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들면, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우, 집적 밀도의 이러한 개선은 최소 피처 크기의 반복적인 감소의 결과였으며, 이는 주어진 면적에 보다 많은 컴포넌트들이 집적될 수 있게 한다.
FinFET(Fin Field-Effect Transistor) 디바이스들이 집적 회로들에서 통상적으로 사용되고 있다. FinFET 디바이스들은 기판으로부터 돌출하는 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내에서의 전하 캐리어들의 흐름을 제어하도록 구성된 게이트 구조체는 반도체 핀 주위를 감싼다. 예를 들어, 트라이게이트(tri-gate) FinFET 디바이스에서, 게이트 구조체는 반도체 핀의 3 개의 측면을 감싸고, 이에 의해 반도체 핀의 3 개의 측면에 전도성 채널들을 형성한다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들이 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, FinFET(Fin Field-Effect Transistor) 디바이스의 사시도를 예시한다.
도 2 내지 도 6, 도 7a 내지 도 7c, 및 도 8 내지 도 15는 일 실시예에 따른, 다양한 제조 스테이지들에서의 FinFET 디바이스의 다양한 단면도들을 예시한다.
도 16은 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법의 플로차트를 예시한다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 기술된다. 이들은, 물론, 예들일 뿐이며 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 회전되거나 다른 배향들로 있을 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다. 본 명세서에서의 논의 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들에서의 동일한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 방법에 의해 형성되는 동일하거나 유사한 컴포넌트를 지칭한다.
본 개시의 실시예들은 FinFET 디바이스를 형성하는 것과 관련하여, 상세하게는 FinFET 디바이스를 위한 자기 정렬된 콘택트 플러그들을 형성하는 것과 관련하여 논의된다. 개시된 실시예가 FinFET 디바이스를 예로서 사용하여 논의되지만, 개시된 방법들은 또한, 평면 디바이스들과 같은, 다른 유형들의 디바이스들에서 사용될 수 있다.
일부 실시예들에서, 자기 정렬된 소스/드레인 콘택트를 형성할 때, 초핑 효과(chopping effect)를 감소시키기 위해 금속 게이트 구조체의 게이트 스페이서들 사이의 금속 게이트 구조체 위에 하이브리드 막 구조체가 형성된다. 예를 들어, 층간 유전체(inter-layer dielectric; ILD) 층에 의해 둘러싸인 금속 게이트 구조체는 금속 게이트 구조체의 측벽들을 따라 연장되는 게이트 스페이서들 사이에 리세스를 형성하도록 리세싱된다. 반도체 라이너(예를 들면, 실리콘 라이너)가 리세스의 측벽들 및 바닥을 따라 컨포멀하게 형성되고, 유전체 재료(예를 들면, 실리콘 질화물)가 이어서 리세스를 채우도록 리세스 내의 반도체 라이너 상에 형성된다. 리세스 내의 반도체 라이너와 유전체 재료는 집합적으로 하이브리드 막 구조체라고 지칭된다. 마스크 층이 이어서 ILD 층 위에 형성되고, 여기서 마스크 층에 있는 개구부는 하이브리드 막 구조체 바로 위에 있고 ILD 층의 일 부분이 소스/드레인 영역 위에 배치된다. 다음으로 ILD 층의 그 부분을 제거하여 ILD 층에 개구부를 형성하기 위해 마스크 층을 에칭 마스크로서 사용하여 에칭 프로세스가 수행되고, 여기서 개구부는 아래에 놓인 소스/드레인 영역을 노출시킨다. 다음으로, 자기 정렬된 소스/드레인 콘택트를 형성하기 위해 개구부에 전도성 재료가 형성된다. 개구부를 형성하는 에칭 프로세스 동안 하이브리드 막 구조체에 의해 제공되는 에칭 선택도로 인해, 초핑 효과가 감소되고, 이는 차례로 초핑 효과에 의해 야기되는 단락에 관련된 디바이스 결함들을 감소시킨다.
도 1은 FinFET(30)의 일 예를 사시도로 예시한다. FinFET(30)은 기판(50) 및 기판(50)보다 위로 돌출하는 핀(64)을 포함한다. 격리 영역들(62)이 핀(64)의 대향 측면들에 형성되며, 핀(64)은 격리 영역들(62)보다 위로 돌출한다. 게이트 유전체(66)는 핀(64)의 측벽들을 따라 그리고 핀(64)의 상부 표면 위에 있고, 게이트 전극(68)은 게이트 유전체(66) 위에 있다. 소스/드레인 영역들(80)은 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 대향 측면들에 있다. 도 1은 추후의 도면들에서 사용되는 참조 단면들을 더 예시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 종축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직이고 핀(64)의 종축을 따라 그리고, 예를 들면, 소스/드레인 영역들(80) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 B-B에 평행하고 소스/드레인 영역(80)을 가로질러 있다. 후속 도면들은 명확성을 위해 이러한 참조 단면들을 참조한다.
도 2 내지 도 6, 도 7a 내지 도 7c, 및 도 8 내지 도 15는 일 실시예에 따른, 다양한 제조 스테이지들에서의 FinFET 디바이스(100)의 단면도들이다. FinFET 디바이스(100)는 도 1에서의 FinFET(30)과 유사하지만, 다수의 핀들 및 다수의 게이트 구조체들을 갖는다. 도 2 내지 도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 6, 도 7a 및 도 8 내지 도 15는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 7b 및 도 7c는 단면 C-C를 따른 FinFET 디바이스(100)의 실시예 단면도들을 예시한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은, (예를 들면, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어, 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 위에 놓인 패드 질화물 층(56)과 같은, 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은, 예를 들어, 열 산화 프로세스를 사용하여 형성되는 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 위에 놓인 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시예들에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등, 또는 이들의 조합으로 형성되고, 예들로서, 저압 화학적 기상 퇴적(LPCVD) 또는 플라스마 강화 화학적 기상 퇴적(PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술들은 포토레지스트 재료의 일 부분을 제거하기 위해 퇴적되고, 조사(노광)되며, 현상되는 포토레지스트 재료(도시되지 않음)를 활용한다. 남아 있는 포토레지스트 재료는, 이 예에서의 마스크 층과 같은, 아래에 놓인 재료를, 에칭과 같은, 후속 프로세싱 단계들로부터 보호한다. 이 예에서, 포토레지스트 재료는, 도 3에 예시된 바와 같이, 패터닝된 마스크(58)를 형성하기 위해 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하는 데 사용된다.
패터닝된 마스크(58)는 기판(50)의 노출된 부분들을 패터닝하여 트렌치들(61)을 형성함으로써, 도 3에 예시된 바와 같이 인접한 트렌치들(61) 사이에 반도체 핀들(64)(예를 들면, 64A 및 64B)을 규정하는 데 후속적으로 사용된다. 일부 실시예들에서, 반도체 핀들(64)은, 예를 들어, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합을 사용하여 기판(50)에 트렌치들을 에칭하는 것에 의해 형성된다. 에칭 프로세스는 이방성일 수 있다. 일부 실시예들에서, 트렌치들(61)은 (위에서 볼 때) 서로 평행하고 서로에 대해 근접하게 이격된 스트립들일 수 있다. 일부 실시예들에서, 트렌치들(61)는 연속적일 수 있고 반도체 핀들(64)을 둘러쌀 수 있다. 반도체 핀들(64)은 이후부터 핀들(64)이라고도 지칭될 수 있다.
핀들(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(64)은, 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 프로세스들을 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스들은 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생 층과 나란히 형성된다. 희생 층은 이어서 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 이어서 핀들을 패터닝하는 데 사용될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위해 이웃하는 반도체 핀들(64) 사이에 절연 재료를 형성하는 것을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라스마 화학적 기상 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예를 들면, 원격 플라스마 시스템에서의 CVD 기반 재료 퇴적 및 이를 산화물과 같은 다른 재료로 전환시키기 위한 사후 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료들 및/또는 다른 형성 프로세스들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 프로세스가 수행될 수 있다. 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세스는 임의의 과잉 절연 재료를 제거하고 동일 평면인 격리 영역들(62)의 상부 표면들과 반도체 핀들(64)의 상부 표면들(도시되지 않음)을 형성할 수 있다. 패터닝된 마스크(58)(도 3 참조)가 또한 평탄화 프로세스에 의해 제거될 수 있다.
일부 실시예들에서, 격리 영역들(62)은 격리 영역(62)과 기판(50)/반도체 핀들(64) 사이의 계면에 라이너, 예를 들면, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예들에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서의 결정질 결함들을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀들(64)과 격리 영역(62) 사이의 계면에서의 결정질 결함들을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예를 들면, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수 있지만, 다른 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수 있다.
다음으로, 격리 영역들(62)이 얕은 트렌치 격리(STI) 영역들(62)을 형성하기 위해 리세싱된다. 격리 영역들(62)은 반도체 핀들(64)의 상부 부분들이 이웃하는 STI 영역들(62) 사이로부터 돌출하도록 리세싱된다. STI 영역들(62)의 상부 표면들은 (예시된 바와 같은) 평평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역들(62)의 상부 표면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역들(62)은, 격리 영역들(62)의 재료에 대해 선택적인 것과 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 분리 영역들(62)을 리세싱하기 위해 건식 에칭, 또는 희석 플루오르화 수소(dHF)산을 사용하는 습식 에칭이 수행될 수 있다.
도 2 내지 도 4는 핀들(64)을 형성하는 일 실시예를 예시하지만, 핀들은 다양한 상이한 프로세스들에서 형성될 수 있다. 예를 들어, 기판(50)의 상부 부분은, 형성될 반도체 디바이스들의 의도된 유형(예를 들면, N형 또는 P형)에 적합한 에피택셜 재료와 같은, 적합한 재료로 대체될 수 있다. 그 후에, 상단에 에피택셜 재료를 갖는 기판(50)은 에피택셜 재료를 포함하는 반도체 핀들(64)을 형성하도록 패터닝된다.
다른 예로서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하게 에칭될 수 있으며; 호모에피택셜 구조체들이 트렌치들에 에피택셜적으로 성장될 수 있고; 호모에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세싱될 수 있다.
또 다른 예로서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있고; 트렌치들이 유전체 층을 관통하게 에칭될 수 있으며; 헤테로에피택셜 구조체들이 기판과 상이한 재료를 사용하여 트렌치들 내에 에피택셜적으로 성장될 수 있고; 헤테로에피택셜 구조체들이 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세싱될 수 있다.
에피택셜 재료(들) 또는 에피택셜 구조체들(예를 들면, 헤테로에피택셜 구조체들 또는 호모에피택셜 구조체들)이 성장되는 실시예들에서, 성장된 재료(들) 또는 구조체들이 성장 동안 인시츄 도핑될 수 있으며, 이는 이전 주입들 및 후속 주입들을 제거할 수 있지만 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다. 게다가, PMOS 영역에서의 재료와 상이한 재료를 NMOS 영역에 에피택셜적으로 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용 가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지 않는다.
도 5는 반도체 핀들(64) 위에 더미 게이트 구조체(75)를 형성하는 것을 예시한다. 일부 실시예들에서, 더미 게이트 구조체(75)는 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 마스크(70)가 더미 게이트 구조체(75) 위에 형성될 수 있다. 더미 게이트 구조체(75)를 형성하기 위해, 유전체 층이 반도체 핀들(64) 상에 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다중 층들 등일 수 있고, 퇴적되거나 열적으로 성장될 수 있다.
유전체 층 위에 게이트 층이 형성되고, 게이트 층 위에 마스크 층이 형성된다. 게이트 층은 유전체 층 위에 퇴적되고 이어서, 예컨대, CMP에 의해, 평탄화될 수 있다. 게이트 층 위에 마스크 층이 퇴적될 수 있다. 게이트 층은, 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 재료들이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들면, 유전체 층, 게이트 층 및 마스크 층)이 형성된 후에, 마스크(70)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크 층이 패터닝될 수 있다. 각각, 마스크(70)의 패턴이 이어서 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전사되어, 더미 게이트 전극(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀들(64)의 각자의 채널 영역들을 덮는다. 게이트 전극(68)은 각자의 반도체 핀들(64)의 길이 방향에 실질적으로 수직인 길이 방향을 또한 가질 수 있다.
게이트 유전체(66)는 도 5의 예에서 핀들(64) 위에(예를 들면, 핀들(64)의 상단 표면들 및 측벽들 위에) 그리고 STI 영역들(62) 위에 형성되는 것으로 도시되어 있다. 다른 실시예들에서, 게이트 유전체(66)는, 예를 들면, 핀들(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서, 핀들(64) 위에는 형성될 수 있지만 STI 영역들(62) 위에는 형성되지 않을 수 있다. 이들 및 다른 변형들은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 6, 도 7a, 및 도 8 내지 도 15는 단면 A-A를 따른(핀(64)의 종축을 따른) FinFET 디바이스(100)의 추가 프로세싱의 단면도들을 예시한다. 도 6, 도 7a 및 도 8에서, 3 개의 더미 게이트 구조체(75)(예를 들면, 75A, 75B 및 75C)가 핀(64) 위에 형성된다는 점에 유의한다. 본 기술 분야의 통상의 기술자는 3 개보다 많거나 적은 게이트 구조체가 핀(64) 위에 형성될 수 있다는 것을 이해할 것이며, 이들 및 다른 변형들은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 6에 예시된 바와 같이, 저농도로 도핑된 드레인(lightly doped drain, LDD) 영역들(65)이 핀들(64)에 형성된다. LDD 영역들(65)은 플라스마 도핑 프로세스에 의해 형성될 수 있다. 플라스마 도핑 프로세스는 플라스마 도핑 프로세스로부터 보호되어야 하는 FinFET의 영역들을 덮도록 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 플라스마 도핑 프로세스는 LDD 영역들(65)을 형성하기 위해 N형 또는 P형 불순물들을 핀들(64)에 주입할 수 있다. 예를 들어, P형 디바이스를 위한 LDD 영역들(65)을 형성하기 위해 붕소와 같은 P형 불순물들이 핀(64)에 주입될 수 있다. 다른 예로서, N형 디바이스를 위한 LDD 영역들(65)을 형성하기 위해 인과 같은 N형 불순물들이 핀(64)에 주입될 수 있다. 일부 실시예들에서, LDD 영역들(65)은 FinFET 디바이스(100)의 채널 영역과 접한다. LDD 영역들(65)의 부분들은 게이트 전극(68) 아래에 그리고 FinFET 디바이스(100)의 채널 영역 내로 연장될 수 있다. 도 6은 LDD 영역들(65)의 비제한적인 예를 예시한다. LDD 영역들(65)의 다른 구성들, 형상들 및 형성 방법들이 또한 가능하고 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 게이트 스페이서들(87)이 형성된 후에 LDD 영역들(65)이 형성될 수 있다. 일부 실시예들에서, LDD 영역들(65)이 생략된다. 단순함을 위해, LDD 영역들(65)이 핀(64)에 형성될 수 있다는 이해 하에, LDD 영역들(65)이 후속 도면들에서 예시되지 않는다.
도 6을 여전히 참조하면, LDD 영역들(65)이 형성된 후에, 게이트 스페이서들(87)이 더미 게이트 구조체들(75) 주위에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(72)는 게이트 실 스페이서(gate seal spacer)일 수 있고 게이트 전극(68)의 대향 측벽들 상에 그리고 게이트 유전체(66)의 대향 측벽들 상에 형성된다. 제2 게이트 스페이서(86)는 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등, 또는 이들의 조합과 같은 질화물로 형성될 수 있고, 예를 들면, 열 산화, CVD, 또는 다른 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적합한 퇴적 방법을 사용하여 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 등으로 형성될 수 있다. 일 실시예에서, 제1 게이트 스페이서(72)는 실리콘 질화물로 형성되고, 실리콘과 질화물 사이의 원자 비(예를 들면, 실리콘과 질화물의 원자 퍼센트들 사이의 비)은 약 0.7 내지 약 1.3이다.
일 실시예에서, 게이트 스페이서(87)는 먼저 FinFET 디바이스(100) 위에 제1 게이트 스페이서 층을 컨포멀하게 퇴적시키고, 이어서 퇴적된 제1 게이트 스페이서 층 위에 제2 게이트 스페이서 층을 컨포멀하게 퇴적시키는 것에 의해 형성된다. 다음으로, 게이트 구조체들의 측벽들을 따라 배치되는 제2 게이트 스페이서 층의 제2 부분을 유지하면서 FinFET 디바이스(100)의 상부 표면들(예를 들면, 마스크(70)의 상부 표면) 상에 배치되는 제2 게이트 스페이서 층의 제1 부분을 제거하기 위해 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가 수행된다. 이방성 에칭 프로세스 이후에 남아 있는 제2 게이트 스페이서 층의 제2 부분은 제2 게이트 스페이서(86)를 형성한다. 이방성 에칭 프로세스는 또한 제2 게이트 스페이서(86)의 측벽들 외부에 배치되는 제1 게이트 스페이서 층의 일 부분을 제거하고, 제1 게이트 스페이서 층의 남아 있는 부분은 제1 게이트 스페이서(72)를 형성한다.
도 6에 예시된 바와 같은 게이트 스페이서(87)의 형상들 및 형성 방법들은 비제한적인 예들에 불과하며, 다른 형상들 및 형성 방법들이 가능하다. 이들 및 다른 변형들은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
다음으로, 도 7a에서, 더미 게이트 구조체들(75)에 인접하여, 예를 들면, 인접한 더미 게이트 구조체들(75) 사이에서 및/또는 더미 게이트 구조체(75) 옆에서 핀들(64)에 리세스들이 형성된다. 소스/드레인 영역들(80)이 이어서 리세스들 내에 형성된다. 일부 실시예들에서, 리세스들이, 예를 들면, 더미 게이트 구조체들(75) 및 게이트 스페이서들(87)을 에칭 마스크로서 사용하는 이방성 에칭 프로세스에 의해 형성되지만, 임의의 다른 적합한 에칭 프로세스가 또한 사용될 수 있다.
다음으로, 도 7a에 예시된 바와 같이, 소스/드레인 영역들(80)이 리세스들에 형성된다. 소스/드레인 영역들(80)은, 금속 유기 CVD(MOCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등 또는 이들의 조합과 같은 적합한 방법들을 사용하여, 리세스들에 재료를 에피택셜적으로 성장시키는 것에 의해 형성된다.
도 7a에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 핀들(64)의 각자의 표면들로부터 융기된(예를 들면, 핀들(64)의 리세싱되지 않은 상부 표면(64U)보다 위로 융기된) 표면들을 가질 수 있고 패싯들을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)이 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다(도 7b 참조). 일부 실시예들에서, 인접한 핀들(64)의 소스/드레인 영역들(80)이 함께 병합되지 않고 별개의 소스/드레인 영역들(80)로 유지된다(도 7c 참조). 일부 실시예들에서, 결과적인 FinFET은 n형 FinFET이고, 소스/드레인 영역들(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예들에서, 결과적인 FinFET은 p형 FinFET이고, 소스/드레인 영역들(80)은 SiGe, 및 붕소 또는 인듐과 같은 p형 불순물을 포함한다.
에피택셜 소스/드레인 영역들(80)이 도펀트들로 주입되어 소스/드레인 영역들(80)을 형성한 후 어닐링 프로세스가 뒤따를 수 있다. 주입 프로세스는 주입 프로세스로부터 보호되어야 하는 FinFET 디바이스(100)의 영역들을 덮도록 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역들(80)은 약 1E19 cm-3 내지 약 1E21 cm-3의 범위에 있는 불순물(예를 들면, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P형 불순물들이 P형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비화물과 같은 N형 불순물들이 N형 트랜지스터의 소스/드레인 영역들(80)에 주입될 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들은 성장 동안 인시츄 도핑될 수 있다.
다음으로, 도 8에 예시된 바와 같이, 콘택트 에칭 정지 층(CESL)(89)이 도 7a에 예시된 구조체 위에 형성된다. CESL(89)은 후속 에칭 프로세스에서 에칭 정지 층으로서 기능하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등과 같은 적합한 재료를 포함할 수 있으며, CVD, PVD, 이들의 조합들 등과 같은 적합한 형성 방법에 의해 형성될 수 있다.
다음으로, 제1 ILD(interlayer dielectric)(90)가 CESL(89) 위에 그리고 더미 게이트 구조체들(75)(예를 들면, 75A, 75B 및 75C) 위에 형성된다. 일부 실시예들에서, 제1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 유전체 재료로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. CMP와 같은 평탄화 프로세스는 마스크(70)를 제거하기 위해 그리고 게이트 전극(68) 위에 배치되는 CESL(89)의 부분들을 제거하기 위해 수행될 수 있다. 평탄화 프로세스 이후에, 제1 ILD(90)의 상단 표면은 게이트 전극(68)의 상단 표면과 수평을 이룬다.
다음으로, 도 9에서, 게이트 전극(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트라고도 지칭될 수 있음) 및 활성 게이트 유전체 재료(들)로 각각 대체하기 위해 게이트 라스트 프로세스(gate-last process)(때때로 대체 게이트 프로세스라고 지칭됨)가 수행된다. 따라서, 게이트 전극(68) 및 게이트 유전체(66)는 게이트 라스트 프로세스에서, 각각, 더미 게이트 전극 및 더미 게이트 유전체라고 지칭될 수 있다.
도 9를 참조하면, 더미 게이트 구조체들(75A, 75B 및 75C)(도 8 참조)은, 각각, 대체 게이트 구조체들(97A, 97B 및 97C)로 대체된다. 대체 게이트 구조체들(97)(예를 들면, 97A, 97B 및 97C)은 금속 게이트 구조체들이라고도 지칭될 수 있다. 일부 실시예들에 따르면, 대체 게이트 구조체들(97)(예를 들면, 97A, 97B 또는 97C)을 형성하기 위해, 게이트 전극(68) 및 게이트 전극(68) 바로 아래에 있는 게이트 유전체(66)가 에칭 단계(들)에서 제거되고, 따라서 게이트 스페이서들(87) 사이에 리세스들(도시되지 않음)이 형성된다. 각각의 리세스는 각자의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 게이트 유전체(66)는 이어서 게이트 전극(68)의 제거 이후에 제거될 수 있다.
다음으로, 게이트 유전체 층(94), 장벽 층(96), 일함수 층(98), 및 게이트 전극(99)이 대체 게이트 구조체들(97)을 위한 리세스들에 형성된다. 게이트 유전체 층(94)은 리세스들 내에, 예컨대, 핀들(64)의 상단 표면들과 측벽들 상에 그리고 게이트 스페이서들(87)의 측벽들 상에, 그리고 제1 ILD(90)의 상단 표면 상에(도시되지 않음) 컨포멀하게 퇴적된다. 일부 실시예들에 따르면, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층들을 포함한다. 다른 실시예들에서, 게이트 유전체 층(94)은 하이 k(high-k) 유전체 재료를 포함하고, 이러한 실시예들에서, 게이트 유전체 층들(94)은 약 7.0 초과의 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자 빔 퇴적(MBD), 원자 층 퇴적(ALD), PECVD 등을 포함할 수 있다.
다음으로, 장벽 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 장벽 층(96)은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈 질화물, 티타늄, 탄탈 등과 같은 다른 재료들이 대안적으로 활용될 수 있다. 장벽 층(96)은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다. 그렇지만, 스퍼터링, 금속 유기 화학적 기상 퇴적(MOCVD), 또는 ALD와 같은 다른 대안적인 프로세스들이 대안적으로 사용될 수 있다.
다음으로, P형 일함수 층 또는 N형 일함수 층과 같은 일함수 층(98)은, 일부 실시예들에서, 게이트 전극(99)이 형성되기 전에 리세스들에서 장벽 층들(96) 위에 형성될 수 있다. P형 디바이스들을 위한 게이트 구조체들에 포함될 수 있는 예시적인 P형 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 P형 일함수 재료들, 또는 이들의 조합들을 포함한다. N형 디바이스들을 위한 게이트 구조체들에 포함될 수 있는 예시적인 N형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 N형 일함수 재료들, 또는 이들의 조합들을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되며, 따라서, 일함수 층의 재료는 형성되어야 하는 디바이스에서 목표 임계 전압 Vt가 달성되도록 일함수 층의 재료가 그의 일함수 값을 튜닝하도록 선택된다. 일함수 층(들)은 CVD, 물리적 기상 퇴적(PVD), 및/또는 다른 적합한 프로세스에 의해 퇴적될 수 있다.
다음으로, 시드 층(도시되지 않음)이 일함수 층(98) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물 등 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시예들에서, 시드 층은, 단일 층 또는 상이한 재료들로 형성되는 복수의 서브층들을 포함하는 복합 층일 수 있는, 금속 층이다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층 위에 퇴적되고, 리세스들의 남아 있는 부분들을 채운다. 게이트 전극(99)은 Cu, Al, W 등, 이들의 조합들, 또는 이들의 다중 층들과 같은 금속 함유 재료로 제조될 수 있으며, 예를 들면, 전기도금, 무전해 도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 이후에, 게이트 유전체 층(94), 장벽 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있으며, 이 과잉 부분들은 제1 ILD(90)의 상단 표면 위에 있다. 따라서 게이트 유전체 층(94), 장벽 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 결과적인 남아 있는 부분들은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조체(97)를 형성한다.
다음으로 도 10을 참조하면, 에칭 정지 층(105)이 제1 ILD(90)의 상부 표면 상에 (예를 들면, 선택적으로) 형성된다. 에칭 정지 층(105)은, 예를 들면, CVD, ALD, 이들의 조합들 등에 의해 제1 ILD(90)의 상부 표면 상에 형성되는 실리콘 질화물 또는 실리콘 산질화물과 같은 적합한 유전체 재료일 수 있다. 예를 들어, 패터닝된 마스크 층이 제1 ILD(90)를 노출시키면서 교체 게이트 구조체들(97) 및 게이트 스페이서들(87)을 덮도록 형성될 수 있고, 에칭 정지 층(105)이 이어서 노출된 제1 ILD(90) 위에 형성된다. 에칭 정지 층(105)이 형성된 후에, 패터닝된 마스크 층이 제거된다. 다른 예로서, 제1 ILD(90)의 상부 층이, 예를 들면, 질화물 함유 가스 또는 질화물 함유 플라스마를 사용하는 질화 프로세스에 의해 에칭 정지 층(105)으로 전환될 수 있다.
다음으로, 각자의 게이트 스페이서들(87) 사이에 리세스들(103)을 형성하기 위해 대체 게이트 구조체들(97)이 리세싱된다. 일부 실시예들에서, 대체 게이트 구조체들(97)의 상부 부분들을 제거하기 위해 금속 게이트 에치백 프로세스가 수행되고, 그 결과, 금속 게이트 에치백 프로세스 이후에 게이트 스페이서들(87) 사이에 리세스들(103)이 형성된다. 건식 에칭, 습식 에칭, 또는 이들의 조합들과 같은 적합한 에칭 프로세스가 금속 게이트 에치백 프로세스로서 수행될 수 있다.
도 10을 여전히 참조하면, 리세스들(103)이 형성된 후에, 리세싱된 교체 게이트 구조체들(97) 상에 캡핑 층(101)이 형성된다. 일부 실시예들에서, 캡핑 층(101)은 ALD, CVD, PVD 등과 같은 적합한 퇴적 방법을 사용하여 텅스텐과 같은 전기 전도성 재료로 형성된다. 도 10의 예에서, 캡핑 층(101)은 게이트 스페이서(87)의 내부 측벽으로부터 각자의 게이트 스페이서(87)의 대향하는 내부 측벽까지 대체 게이트 구조체(97)의 상부 표면을 따라 연속적으로 연장된다. 환언하면, 캡핑 층(101)은, 예시된 실시예에서, 대체 게이트 구조체들(97)의 상부 표면을 완전히 덮는다. 일부 실시예들에서, 캡핑 층(101)이 생략된다.
다음으로, 도 11에서, 리세스들(103)이 하이브리드 막(108)에 의해 채워진다. 도 11에 예시된 바와 같이, 반도체 재료(107)(반도체 라이너라고도 지칭됨)는 리세스들(103)의 측벽들 및 바닥들을 따라, 그리고 에칭 정지 층(105)의 상부 표면을 따라 컨포멀하게 형성된다. 다음으로, 리세스들(103)을 채우기 위해 반도체 재료(107) 위에 유전체 재료(109)가 형성된다. 유전체 재료(109)는 또한 리세스들(103) 외부에서 대체 게이트 구조체들(97) 사이의 반도체 재료(107)의 부분들 위에 형성될 수 있다. 반도체 재료(107) 및 유전체 재료(109)는 집합적으로 하이브리드 막(108)이라고 지칭된다.
예시적인 실시예에서, 반도체 재료(107)는 SiH4, Si2H6, SiH2Cl2, 이들의 조합들 등과 같은 실리콘 함유 프로세스 가스를 사용하여 LPCVD, PECVD, ALD 등과 같은 적합한 퇴적 프로세스에 의해 형성되는 비정질 실리콘(a-Si)이다. 프로세스 가스의 유량은 약 50 sccm(standard cubic centimeters per minute) 내지 약 1000 sccm일 수 있다. 퇴적 프로세스의 압력은 약 0.1 torr 내지 약 10 torr일 수 있고, 퇴적 프로세스의 온도는 약 300 ℃ 내지 약 500 ℃일 수 있다. 일 실시예에서, 반도체 재료(107)의 두께(T)는 약 0.3 nm 내지 약 5 nm(예를 들면, 0.3 nm < T < 5 nm)이다. 일 실시예에서, 반도체 재료(107)에서의 수소의 원자 퍼센트(at%)는 약 15 at% 미만(예를 들면, H < 15 at%)이다. 본 명세서에서의 논의에서, 다른 적합한 재료가 또한 반도체 재료(107)로서 사용될 수 있다는 이해 하에, 컨포멀 반도체 재료(107)는 실리콘 라이너라고도 지칭될 수 있다.
예시적인 실시예에서, 유전체 재료(109)는 ALD, PECVD, LPCVD 등과 같은 적합한 형성 방법에 의해 형성되는 실리콘 질화물이다. 유전체 재료(109)에서의 실리콘과 질화물 사이의 원자 비(예를 들면, Si:N 원자비)는 약 0.7 내지 약 1.3이다. 실리콘 질화물(예를 들면, SiN) 외에, 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산질화물(SiCON), 및 실리콘 탄소 산화물(SiCO)과 같은 다른 적합한 유전체 재료가 또한 유전체 재료(109)로서 사용될 수 있다. 일부 실시예들에서, 유전체 재료(109)는, 개구부들(121)(도 13 참조)을 형성하는 에칭 프로세스와 같은, 후속 에칭 프로세스들에서 에칭 선택도를 제공하기 위해 게이트 스페이서들(87)의 재료(들)와 상이하도록 선택된다.
퇴적 직후의(as-deposited) 반도체 재료(107)는 그 안에 결정립들을 포함하는 다결정질 구조체들과 같은 일부 결정질 구조체들을 포함할 수 있다(또는 포함하지 않을 수 있다). 일부 결정립들은 서로 연결될 수 있는 반면, 일부 다른 결정립들은 비정질 구조체들에 매립될 수 있다. 예를 들면, 게이트 전극(99) 내의 구리는 후속하여 형성될 위에 놓인 층들로 결정립계들을 따라 상향으로 확산될 수 있다. 따라서, 구리의 상향 확산을 감소시키기 위해, 반도체 재료(107)의 퇴적 이후에, 전체 반도체 재료(107)가 비정질이도록, 반도체 재료(107) 내의 다결정질 구조체들(있는 경우)을 비정질 구조체들로 전환하기 위해 처리 프로세스(비정질화 프로세스라고도 지칭됨)가 수행된다. 비정질 반도체 재료(107)는 결정립계들을 갖지 않기 때문에 구리가 확산되는 것을 방지하는 능력이 더 낫다. 일부 실시예들에서, 처리 프로세스는 반도체 재료(107)가 형성된 후 유전체 재료(109)가 형성되기 전에 수행된다.
일부 실시예들에 따르면, 퇴적 직후의 반도체 재료(107)에 대한 처리 프로세스(예를 들면, 플라스마 프로세스)는 NH3, N2, 또는 이들의 조합을 포함하는 프로세스 가스를 사용하여 수행된다. 아르곤과 같은 다른 가스들이 또한 첨가될 수 있다. 처리 프로세스에서, 반도체 재료(107)는 충격을 받는다. 충격은 결정질 구조체들을 파괴한다. 추가적으로, 수소 및 질소 원자들이 프로세스 가스(예를 들면, NH3) 중에 있는 경우, 수소 및 질소가 반도체 재료(107)에 첨가될 수 있다. 그에 따라, 반도체 재료(107)는 처리 프로세스의 결과로서 그 안에 도핑된 수소를 포함할 수 있다. 일부 실시예들에 따르면, 비정질화 프로세스 이후에, 반도체 재료(107)는 약 0.5 at% 내지 약 10 at%의 범위에 있는 수소 원자 퍼센트를 갖는다.
일부 실시예들에 따르면, 처리 프로세스는 직접 플라스마 프로세스일 수 있는 플라스마 처리이거나 이를 포함하며, 플라스마는 FinFET 디바이스(100)가 처리되는 동일한 프로세스 챔버에서 생성된다. 플라스마 처리 프로세스는 HFRF(High-Frequency Radio-Frequency) 전력(예를 들면, 약 13.56 MHz의 주파수를 가짐) 및 LFRF(Low-Frequency Radio-Frequency) 전력(예를 들면, 약 350 KHz의 주파수를 가짐)을 양쪽 모두를 사용하여 수행된다. HFRF 전력은 이온화하는 데 그리고 플라스마를 생성하는 데 사용되며, LFRF 전력은 비정질화 목적으로 반도체 재료(107)에 충격을 가하는 데 사용된다. 본 개시의 일부 실시예들에 따르면, HFRF 전력은 약 50 와트 내지 약 2000 와트 사이의 범위에 있다.
LFRF 전력은 적합한 범위에 있도록 선택된다. LFRF 전력이 너무 낮은(예를 들면, 약 90 와트보다 낮은) 경우, 비정질화 프로세스가 효과적이지 않을 수 있다. LFRF 전력이 너무 높은(예를 들면, 약 135 와트보다 높은) 경우, 반도체 재료(107) 아래에 놓인 층/구조체들에 심각한 플라스마 유도 손상이 있을 수 있다. 본 개시의 일부 실시예들에 따르면, LFRF 전력은 앞서 언급된 문제들을 피하기 위해 약 90 와트 내지 약 135 와트의 범위에 있도록 선택된다.
다음으로, 도 12에서, 반도체 재료(107)의 과잉 부분들 및 유전체 재료(109)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행되며, 이 과잉 부분들은 제1 ILD(90)의 상부 표면 위에 있다. 도 12에 예시된 바와 같이, 평탄화 프로세스는 또한 에칭 정지 층(105) 및 게이트 스페이서들(87)의 상부 부분들을 제거한다. 평탄화 프로세스 이후에, 각자의 게이트 스페이서들(87)(그의 남아 있는 부분들) 사이에 배치되는 반도체 재료(107) 및 유전체 재료(109)의 남아 있는 부분들은 하이브리드 막 구조체들(108)이라고 지칭된다.
다음으로, 제2 ILD(111)가 제1 ILD(90), 게이트 스페이서들(87), 및 하이브리드 막 구조체들(108) 위에 형성된다. 제2 ILD(111)는 제1 ILD(90)와 동일하거나 유사한 형성 방법을 사용하여 동일하거나 유사한 재료로 형성될 수 있으며, 따라서 세부 사항들은 반복되지 않는다. 제2 ILD(111)는 후속 에칭 프로세스에서 에칭 정지 층으로서 역할할 수 있다.
다음으로, 에칭 정지 층 스택(112)이 제2 ILD(111) 위에 형성되고 에칭 정지 층 스택(112)에 개구부(120)를 갖도록 패터닝된다. 일부 실시예들에서, 에칭 정지 층 스택(112)은 복수의 층들(서브층들이라고도 지칭됨)을 포함하고, 여기서 복수의 층들 각각은 상이한 재료로 형성된다. 도 12의 예에서, 에칭 정지 층 스택(112)은 제2 ILD(111) 위에 연속적으로 형성되는 제1 층(113), 제2 층(115), 및 제3 층(117)을 포함한다. 제1 층(113)은 텅스텐 도핑된 탄화물(WDC, 텅스텐 도핑된 실리콘 탄화물이라고도 알려져 있음)로 형성되고, 제2 층(115)은 산화물(예를 들면, 실리콘 산화물)로 형성되며, 제3 층(117)은 실리콘(예를 들면, Si)으로 형성된다. 예를 들면, 도 13에서의 개구부들(121)을 형성하는 후속 에칭 프로세스를 위한 에칭 선택도의 목표 레벨을 제공하기 위해 에칭 정지 층 스택(112)의 서브층들의 상이한 재료들이 조합된다.
다음으로, 에칭 정지 층 스택(112)은 에칭 정지 층 스택(112)에 개구부(120)를 형성하도록 패터닝된다. 예를 들어, 패터닝된 마스크 층(119)(예를 들면, 패터닝된 포토레지스트 층)이 에칭 정지 층 스택(112) 위에 형성되고, 이방성 에칭 프로세스가 이어서 패터닝된 마스크 층(119)을 패터닝하기 위해 패터닝된 마스크 층(119)을 에칭 마스크로서 사용하여 수행된다. 도 12에서의 개구부(120)의 수 및 위치는 비제한적인 예에 불과하다. 본 기술 분야의 통상의 기술자는 다른 수의 개구부들(120)이 다른 위치들에 형성될 수 있음을 쉽게 이해할 것이다. 일부 실시예들에서, 이방성 에칭 프로세스는 복수의 에칭 단계들을 포함하고, 여기서 에칭 단계들 각각은 에칭 정지 층 스택(112)의 서브층을 선택적으로 제거하기 위해 상이한 에천트를 사용한다. 제2 ILD(111)가 노출될 때 이방성 에칭 프로세스가 중단될 수 있다. 패터닝된 마스크 층(119)(예를 들면, 패터닝된 포토레지스트 층)은 개구부(120)가 형성된 후에, 예를 들면, 애싱 프로세스에 의해 제거될 수 있다.
다음으로, 도 13에서, 개구부(120) 아래에 놓인 제2 ILD(111)의 부분들 및 제1 ILD(90)의 부분들을 제거하기 위해 에칭 프로세스가 수행된다. 에칭 프로세스 이후에, 아래에 놓인 소스/드레인 영역들(80)을 노출시키는 개구부들(121)이 제1 ILD(90)에 형성된다. 개구부(121)의 깊이(D1)는, 일 예로서, 약 20 nm 내지 약 80 nm일 수 있다. 에칭 프로세스는 건식 에칭(예를 들면, 플라스마 에칭 프로세스), 습식 에칭, 이들의 조합들 등과 같은 임의의 적합한 에칭 프로세스일 수 있다. FinFET 디바이스(100)의 다른 층들을 실질적으로 침식하지 않으면서 제1 ILD(90) 및 제2 ILD(111)가 제거되도록, 에칭 프로세스는 제1 ILD(90) 및 제2 ILD(111)의 재료(예를 들면, 산화물)에 대해 선택적인(예를 들면, 더 높은 에칭 속도를 갖는) 에천트를 사용할 수 있다. 예를 들어, 제1 ILD(90) 및 제2 ILD(111)의 노출된 부분들을 제거하기 위해 CxFy, H2, Ar, 이들의 조합들 등을 사용하는 에칭 프로세싱이 수행될 수 있다. 일부 실시예들에서, 제1 ILD(90) 및 제2 ILD(111)의 노출된 부분들을 제거하는 에칭 프로세스 이후에, 개구부들(121)에 의해 노출되는 CESL(89)을 제거하기 위해 그리고 소스/드레인 영역들(80)을 노출시키기 위해 CESL(89)의 재료에 대해 선택적인 에천트를 사용하는 다른 에칭 프로세스가 수행된다. 개구부(120) 아래에 놓인 제1 ILD(90)/제2 ILD(111)의 부분들이 자기 정렬된 콘택트들(SAC)(123)(도 14 참조)을 형성하기 위한 준비로 완전히 제거된다는 점에 유의한다.
일부 실시예들에서, 개구부들(121)을 형성하는 에칭 프로세스는 또한 도 12에서 개구부(120) 아래에 놓인 게이트 스페이서들(87)의 상단 부분들 및 하이브리드 막 구조체(108)의 상단 부분들을 제거한다. 그렇지만, 하이브리드 막 구조체(108)가 게이트 스페이서들(87)보다 느린 속도로 에칭되도록, 하이브리드 막 구조체(108)는, 그의 독특한 구조, 치수(예를 들면, 0.3 nm < T < 5 nm) 및 재료 조성(예를 들면, H의 원자 퍼센트 < 15 at%이고, Si:N의 원자 비가 0.7 내지 1.3임)으로, 개구부들(121)을 형성하는 에칭 프로세스에서 양호한 에칭 선택도를 제공한다. 환언하면, 개구부(121)를 형성하는 에칭 프로세스는 게이트 스페이서들(87)보다 적게 하이브리드 막 구조체(108)를 리세싱한다. 도 13의 예에서, 에칭 프로세스가 완료된 후에, 게이트 스페이서(87)의 상부 표면(87U)은 기울어져 있다(예를 들면, 경사져 있다). 예를 들어, 상부 표면(87U)의 최상부 에지(하이브리드 막 구조체(108)의 상부 표면과 수평을 이룰 수 있음)와 상부 표면(87U)의 최하부 에지 사이에 오프셋(D2)이 있다. 오프셋(D2)은, 예를 들면, 10 nm 이하일 수 있다. 하이브리드 막 구조체(108) 및 게이트 스페이서(87)의 의도하지 않은 제거(예를 들면, 에칭)는 초핑 효과라고 지칭된다.
본 개시의 실시예는, 특징들 중에서도, 하이브리드 막 구조체(108)를 사용하는 것에 의해, 초핑 효과를 상당히 감소시키고, 이는 차례로 초핑 효과와 관련된 제품 결함을 감소시킨다. 본 개시의 장점을 이해하기 위해, 하이브리드 막 구조체(108)가 유전체 재료(예를 들면, 실리콘 질화물)의 단일 층으로 대체되는 참조 설계를 고려한다. 환언하면, 참조 설계에서, 단일 실리콘 질화물 층이 대체 게이트 구조체(97) 위에 형성되고 각자의 게이트 스페이서들(87) 사이의 공간을 채운다. 초핑 효과는 단일 실리콘 질화물 층과 게이트 스페이서들(87)의 상당 부분들을 제거한다. 자기 정렬된 콘택트들(123)을 형성하기 위해 개구부들(121)을 전도성 재료로 채우는 후속 프로세싱에서, 전도성 재료는 단일 실리콘 질화물 층 및 게이트 스페이서들(87)의 제거된 부분들에 의해 남겨지는 공간들을 채울 수 있으며, 이는 대체 게이트 구조체(97)와 소스/드레인 영역(80) 사이, 또는 대체 게이트 구조체(97)의 대향 측면들에 있는 소스/드레인 영역들(80) 사이의 단락(예를 들면, 의도하지 않은 전기적 연결)을 결과할 수 있다. 본 개시는 초핑 효과에 의해 야기되는 단락 결함들을 피하거나 감소시킨다. 본 개시된 구조체 및 방법은 생산에서 구현 및 테스트되었으며, 측정들은 초핑 효과 유도 단락 결함들이 네 자릿수 정도 감소되었음을 확인해 주었다.
다음으로, 도 14에서, 개구부들(121)을 채우기 위해 전도성 재료가 개구부들(121)에 형성된다. 전도성 재료는 구리, 코발트, 텅스텐, 이들의 조합들 등일 수 있으며, PVD, CVD, PECVD, ALD 등과 같은 적합한 형성 방법에 의해 형성될 수 있다. 다음으로, 에칭 정지 층 스택(112) 및 제2 ILD(111)를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행된다. 개구부들(121) 내의 전도성 재료의 남아 있는 부분들은 자기 정렬된 콘택트들(123)을 형성한다. 도 14에 예시된 바와 같이, 평탄화 프로세스 이후에, 제1 ILD(90), 하이브리드 막 구조체(108), 게이트 스페이서들(87), 및 자기 정렬된 콘택트들(123)은 공면(coplanar) 상부 표면을 갖는다.
다음으로, 도 15에서, 기능 회로들을 형성하도록 아래에 놓인 전기 컴포넌트들(예를 들면, FinFET들)을 상호연결시키기 위해 제1 ILD(90) 위에 인터커넥트 구조체(148)가 형성된다. 인터커넥트 구조체(148)는 복수의 유전체 층들(예를 들면, 125, 129, 133) 및 복수의 유전체 층들에 형성된 전도성 피처들(예를 들면, 141, 143, 145, 147)을 포함한다. 본 명세서에서의 설명에서, 달리 명시되지 않는 한, 전도성 피처들 및 전도성 재료들이, 각각, 전기 전도성 피처들 및 전기 전도성 재료들을 지칭한다는 점에 유의한다.
유전체 층들(125/129/133)은 금속간 유전체(inter-metal dielectric; IMD) 층들이라고도 지칭될 수 있다. IMD 층들(125/129/133)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물들과 같은 로우 k(low-k) 유전체들, 다공성 탄소 도핑된 실리콘 이산화물들과 같은 극 로우-k(extremely low-k) 유전체들, 이들의 조합들 등으로 형성될 수 있다. IMD 층들(125/129/133)은 화학 기상 퇴적(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 활용될 수 있다. 인접한 IMD 층들 사이에 에칭 정지 층들(127 및 131)이 형성될 수 있다. 에칭 정지 층들(127 및 131)은 PECVD를 사용하여 실리콘 질화물로 형성될 수 있지만, 질화물, 탄화물, 붕화물, 이들의 조합들 등과 같은 다른 유전체 재료들, 및, LPCVD, PVD 등과 같은, 에칭 정지 층들을 형성하는 대안의 기술들이 대안적으로 사용될 수 있다.
도 15에서, 게이트 콘택트들(141)은, 예를 들면, 캡핑 층(101)을 통해 대체 게이트 구조체들(97)에 전기적으로 커플링하기 위해 IMD 층(125), 유전체 재료(109), 및 반도체 재료(107)를 통해 연장되도록 형성된다. 도 15의 예에서, 게이트 콘택트(141)의 하부 표면은 아래에 놓인 캡핑 층(101)의 상부 표면과 물리적으로 접촉하고 이를 따라 연장된다. 추가적으로, 소스/드레인 콘택트들(143)은 자기 정렬된 콘택트들(123)에 전기적으로 커플링하기 위해 IMD 층(125)을 통해 연장되도록 형성된다. 도 15는 IMD 층들(129 및 133)에, 각각, 형성되는 전도성 라인들(145) 및 비아들(147)을 더 예시한다. 게이트 콘택트들(141), 소스/드레인 콘택트들(143), 전도성 라인들(145), 및 비아들(147)은 하나 이상의 전도성 재료(예를 들면, 구리, 텅스텐, 코발트)로 형성되고, 다마신, 듀얼 다마신 등과 같은 임의의 적합한 방법을 사용하여 형성될 수 있다. 인터커넥트 구조체(148)에서의 전도성 피처들의 수 및 위치가 단지 예시를 위한 것이며 제한적이지 않다는 점에 유의한다. 다른 위치들에 다른 전도성 피처들이 형성될 수 있다. 추가적으로, 형성되는 일부 전도성 피처들이 도 15의 단면에 없을 수 있으며, 따라서 도 15에서 보이지 않는다(예를 들면, 도시되어 있지 않음).
도 16은 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법(1000)의 플로차트를 예시한다. 도 16에 도시된 실시예 방법이 많은 가능한 실시예 방법들의 일 예에 불과하다는 것이 이해되어야 한다. 본 기술 분야의 통상의 기술자는 많은 변형들, 대안들, 및 수정들을 인식할 것이다. 예를 들어, 도 16에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열, 및 반복될 수 있다.
도 16을 참조하면, 블록(1010)에서, 금속 게이트 구조체가 반도체 핀 위에 형성되고, 여기서 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있다. 블록(1020)에서, 금속 게이트 구조체가 금속 게이트 구조체의 대향 측벽들을 따라 연장되는 게이트 스페이서들의 상부 표면보다 아래로 리세싱되고, 여기서 리세싱 이후에, 게이트 스페이서들 사이에 리세스가 형성된다. 블록(1030)에서, 리세스의 측벽들 및 바닥이 반도체 재료로 라이닝된다. 블록(1040)에서, 라이닝 이후에, 리세스가 유전체 재료로 채워진다. 블록(1050)에서, 패터닝된 에칭 정지 층 스택이 유전체 재료, 반도체 재료, 및 ILD 층 위에 형성되고, 여기서 패터닝된 에칭 정지 층 스택에서의 제1 개구부는 유전체 재료, 반도체 재료, 및 게이트 스페이서들에 인접한 ILD 층의 제1 부분 바로 위에 있다. 블록(1060)에서, ILD 층의 제1 부분을 제거하기 위해 제1 개구부를 통해 에칭하는 것에 의해 ILD 층에 제2 개구부가 형성되고, 여기서 제2 개구부는 금속 게이트 구조체에 인접한 소스/드레인 영역을 노출시킨다. 블록(1070)에서, 제2 개구부가 전도성 재료로 채워진다.
실시예들은 장점들을 달성할 수 있다. 예를 들어, 개시된 구조체 및 방법은 초핑 효과를 감소시키며, 이에 의해 초핑 효과에 의해 야기되는 단락으로 인한 디바이스 결함을 방지하거나 감소시킨다. 측정들은 개시된 구조체 및 방법을 사용하는 것에 의해 생산에서 초핑 효과 유도 결함률이 네 자릿수 정도 감소되었음을 확인해 주었다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 반도체 핀 위에 금속 게이트 구조체를 형성하는 단계 - 금속 게이트 구조체는 층간 유전체(interlayer dielectric) 층에 의해 둘러싸여 있음 -; 금속 게이트 구조체를 금속 게이트 구조체의 대향 측벽들을 따라 연장되는 게이트 스페이서들의 상부 표면보다 아래로 리세싱하는 단계 - 리세싱 이후에, 게이트 스페이서들 사이에 리세스가 형성됨 -; 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계; 라이닝 이후에, 리세스를 유전체 재료로 채우는 단계; 유전체 재료, 반도체 재료, 및 ILD 층 위에 패터닝된 에칭 정지 층 스택을 형성하는 단계 - 패터닝된 에칭 정지 층 스택에서의 제1 개구부는 유전체 재료, 반도체 재료, 및 게이트 스페이서들에 인접한 ILD 층의 제1 부분 바로 위에 있음 -; ILD 층의 제1 부분을 제거하기 위해 제1 개구부를 통해 에칭하는 것에 의해 ILD 층에 제2 개구부를 형성하는 단계 - 제2 개구부는 금속 게이트 구조체에 인접한 소스/드레인 영역을 노출시킴 -; 및 제2 개구부를 전도성 재료로 채우는 단계를 포함한다. 일 실시예에서, 반도체 재료는 비정질 실리콘이다. 일 실시예에서, 유전체 재료는 실리콘 질화물이다. 일 실시예에서, 이 방법은: 금속 게이트 구조체를 리세싱하기 전에, 반도체 핀으로부터 원위에 있는 ILD 층의 상부 표면 위에 에칭 정지 층을 선택적으로 형성하는 단계 - 반도체 재료의 제1 부분은 에칭 정지 층과 접촉하고 이를 따라 연장됨 - 를 더 포함한다. 일 실시예에서, 이 방법은, 리세스를 채운 후 패터닝된 에칭 정지 층 스택을 형성하기 전에, 평탄화 프로세스를 수행하는 단계 - 평탄화 프로세스는 반도체 재료의 제1 부분 및 에칭 정지 층을 제거함 - 를 더 포함한다. 일 실시예에서, 이 방법은, 리세싱 이후 라이닝 이전에, 금속 게이트 구조체 위에 캡핑 층을 형성하는 단계 - 캡핑 층은 금속 게이트 구조체 및 반도체 재료와 물리적으로 접촉함 - 를 더 포함한다. 일 실시예에서, 제2 개구부를 형성하는 단계는 ILD 층의 제1 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계 - 에칭 프로세스는 게이트 스페이서들을 유전체 재료 및 반도체 재료보다 더 많이 리세싱함 - 를 포함한다. 일 실시예에서, 패터닝된 에칭 정지 층 스택을 형성하는 단계는: ILD 층 위에 제1 서브층, 제2 서브층, 및 제3 서브층을 연속적으로 형성하는 것에 의해 에칭 정지 층 스택을 형성하는 단계 - 제1 서브층, 제2 서브층, 및 제3 서브층은 상이한 재료들을 포함함 -; 에칭 정지 층 스택 위에 패터닝된 마스크 층을 형성하는 단계; 및 패터닝된 마스크 층을 에칭 마스크로서 사용하여 에칭 정지 층 스택을 패터닝하는 단계를 포함한다. 일 실시예에서, 제1 서브층은 텅스텐 도핑된 실리콘 탄화물로 형성되고, 제2 서브층은 실리콘 산화물로 형성되며, 제3 서브층은 실리콘으로 형성된다. 일 실시예에서, 이 방법은, 제2 개구부를 채운 후에: 패터닝된 에칭 정지 층 스택을 제거하는 단계; ILD 층 위에 금속간 유전체(inter-metal dielectric; IMD) 층을 형성하는 단계; 및 IMD 층을 통해 연장되는 제1 비아 및 제2 비아를 형성하는 단계 - 제1 비아는 유전체 재료 및 반도체 재료를 통해 더 연장되고 금속 게이트 구조체에 전기적으로 커플링되며, 제2 비아는 전도성 재료에 전기적으로 커플링됨 - 를 더 포함한다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 핀 위에 제1 금속 게이트 구조체를 형성하는 단계; 핀 위에 그리고 제1 금속 게이트 구조체에 인접하여 제2 금속 게이트 구조체를 형성하는 단계 - 제1 금속 게이트 구조체 및 제2 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있음 -; 각각, 제1 게이트 스페이서들 사이에 제1 개구부를 형성하기 위해 그리고 제2 게이트 스페이서들 사이에 제2 개구부를 형성하기 위해 제1 금속 게이트 구조체 및 제2 금속 게이트 구조체를 리세싱하는 단계 - 제1 게이트 스페이서들은 제1 금속 게이트 구조체의 대향 측벽들 상에 있고, 제2 게이트 스페이서들은 제2 금속 게이트 구조체의 대향 측벽들 상에 있음; 제1 개구부 및 제2 개구부의 측벽들 및 바닥들을 따라 반도체 재료를 컨포멀하게 형성하는 단계; 반도체 재료 상에 유전체 재료를 형성하는 것에 의해 제1 개구부 및 제2 개구부를 채우는 단계; 및 제1 금속 게이트 구조체와 제2 금속 게이트 구조체 사이에 자기 정렬된 콘택트를 형성하는 단계 - 자기 정렬된 콘택트는 제1 금속 게이트 구조체와 제2 금속 게이트 구조체 사이에서 아래에 놓인 소스/드레인 영역에 전기적으로 커플링됨 - 를 포함한다. 일 실시예에서, 자기 정렬 콘택트를 형성하는 단계는, 제1 개구부 및 제2 개구부를 채운 후에: ILD 층 위에 에칭 정지 층 스택을 형성하는 단계 - 에칭 정지 층 스택은 복수의 층들을 포함하고, 복수의 층들 각각은 상이한 재료로 형성됨 -; 제1 금속 게이트 구조체 위에 그리고 제1 금속 게이트 구조체와 제2 금속 게이트 구조체 사이의 ILD 층의 제1 부분 위에 에칭 정지 층 스택에 제1 개구부를 형성하는 단계; ILD 층에 제2 개구부를 형성하기 위해 ILD 층의 제1 부분을 제거하는 단계 - 제2 개구부는 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및 제2 개구부를 전도성 재료로 채우는 단계 - 전도성 재료는 제1 금속 게이트 구조체로부터 제2 금속 게이트 구조체까지 연속적으로 연장됨 - 를 포함한다. 일 실시예에서, 에칭 정지 층 스택을 형성하는 단계는: ILD 층 위에 텅스텐 도핑된 실리콘 탄화물의 제1 층을 형성하는 단계; 제1 층 위에 실리콘 산화물의 제2 층을 형성하는 단계; 및 제2 층 위에 실리콘의 제3 층을 형성하는 단계를 포함한다. 일 실시예에서, 반도체 재료는 비정질 실리콘이고, 유전체 재료는 실리콘 질화물이다. 일 실시예에서, 이 방법은, 리세싱 이후 반도체 재료를 컨포멀하게 형성하기 전에, 제1 금속 게이트 구조체 상에 그리고 제2 금속 게이트 구조체 상에 전도성 캡핑 층을 형성하는 단계를 더 포함한다. 일 실시예에서, 전도성 재료는 핀으로부터 원위에 있는 전도성 캡핑 층의 상부 표면과 접촉하고 이를 따라 연장된다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 기판보다 위로 돌출하는 핀을 형성하는 단계; 핀 위에 금속 게이트를 형성하는 단계 - 금속 게이트는 유전체 층에 의해 둘러싸여 있음 -; 금속 게이트의 높이를 감소시키기 위해 금속 게이트를 에칭하는 단계 - 에칭 이후에, 금속 게이트의 게이트 스페이서들 사이에서 금속 게이트 위에 리세스가 형성됨 -; 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계; 반도체 재료 위에 유전체 재료를 형성하는 것에 의해 리세스를 채우는 단계; 금속 게이트 및 유전체 층 위에 패터닝된 마스크 층을 형성하는 단계 - 패터닝된 마스크 층의 제1 개구부는 금속 게이트에 인접하여 유전체 층의 일 부분 바로 위에 있음 -; 유전체 층에 제2 개구부를 형성하기 위해 유전체 층의 그 부분을 제거하는 단계 - 제2 개구부는 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및 제2 개구부를 전도성 재료로 채우는 단계를 포함한다. 일 실시예에서, 반도체 재료는 비정질 실리콘이고, 유전체 재료는 실리콘 질화물이다. 일 실시예에서, 이 방법은, 금속 게이트를 에칭한 후 라이닝 이전에, 금속 게이트 상에 캡핑 층을 선택적으로 형성하는 단계를 더 포함한다. 일 실시예에서, 제2 개구부는 게이트 스페이서들의 측벽을 노출시킨다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하는 것 및/또는 동일한 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들 및 수정들을 행할 수 있음을 또한 인식할 것이다.
실시예
1. 반도체 디바이스를 형성하는 방법으로서,
반도체 핀 위에 금속 게이트 구조체를 형성하는 단계 - 상기 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있음 -;
상기 금속 게이트 구조체를 상기 금속 게이트 구조체의 대향 측벽들을 따라 연장되는 게이트 스페이서들의 상부 표면보다 아래로 리세싱하는 단계 - 상기 리세싱 이후에, 상기 게이트 스페이서들 사이에 리세스가 형성됨 -;
상기 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계;
상기 라이닝 이후에, 상기 리세스를 유전체 재료로 채우는 단계;
상기 유전체 재료, 상기 반도체 재료, 및 상기 ILD 층 위에 패터닝된 에칭 정지 층 스택을 형성하는 단계 - 상기 패터닝된 에칭 정지 층 스택에서의 제1 개구부는 상기 유전체 재료, 상기 반도체 재료, 및 상기 게이트 스페이서들에 인접한 상기 ILD 층의 제1 부분 바로 위에 있음 -;
상기 ILD 층의 상기 제1 부분을 제거하기 위해 상기 제1 개구부를 통해 에칭하는 것에 의해 상기 ILD 층에 제2 개구부를 형성하는 단계 - 상기 제2 개구부는 상기 금속 게이트 구조체에 인접한 소스/드레인 영역을 노출시킴 -; 및
상기 제2 개구부를 전도성 재료로 채우는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 반도체 재료는 비정질 실리콘인, 방법.
3. 제2항에 있어서, 상기 유전체 재료는 실리콘 질화물인, 방법.
4. 제1항에 있어서, 상기 금속 게이트 구조체를 리세싱하기 전에, 상기 반도체 핀으로부터 원위에 있는 상기 ILD 층의 상부 표면 위에 에칭 정지 층을 선택적으로 형성하는 단계 - 상기 반도체 재료의 제1 부분은 상기 에칭 정지 층과 접촉하고 이를 따라 연장됨 -
를 더 포함하는, 방법.
5. 제4항에 있어서, 상기 리세스를 채운 후 상기 패터닝된 에칭 정지 층 스택을 형성하기 전에, 평탄화 프로세스를 수행하는 단계 - 상기 평탄화 프로세스는 상기 반도체 재료의 상기 제1 부분 및 상기 에칭 정지 층을 제거함 -
를 더 포함하는, 방법.
6. 제1항에 있어서, 상기 리세싱 이후 상기 라이닝 이전에, 상기 금속 게이트 구조체 위에 캡핑 층을 형성하는 단계 - 상기 캡핑 층은 상기 금속 게이트 구조체 및 상기 반도체 재료와 물리적으로 접촉함 -
를 더 포함하는, 방법.
7. 제1항에 있어서, 상기 제2 개구부를 형성하는 단계는 상기 ILD 층의 상기 제1 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계 - 상기 에칭 프로세스는 상기 게이트 스페이서들을 상기 유전체 재료 및 상기 반도체 재료보다 더 많이 리세싱함 - 를 포함하는, 방법.
8. 제1항에 있어서, 상기 패터닝된 에칭 정지 층 스택을 형성하는 단계는:
상기 ILD 층 위에 제1 서브층, 제2 서브층, 및 제3 서브층을 연속적으로 형성하는 것에 의해 에칭 정지 층 스택을 형성하는 단계 - 상기 제1 서브층, 상기 제2 서브층, 및 상기 제3 서브층은 상이한 재료들을 포함함 -;
상기 에칭 정지 층 스택 위에 패터닝된 마스크 층을 형성하는 단계; 및
상기 패터닝된 마스크 층을 에칭 마스크로서 사용하여 상기 에칭 정지 층 스택을 패터닝하는 단계를 포함하는, 방법.
9. 제8항에 있어서, 상기 제1 서브층은 텅스텐 도핑된 실리콘 탄화물로 형성되고, 상기 제2 서브층은 실리콘 산화물로 형성되며, 상기 제3 서브층은 실리콘으로 형성되는, 방법.
10. 제1항에 있어서, 상기 제2 개구부를 채운 후에:
상기 패터닝된 에칭 정지 층 스택을 제거하는 단계;
상기 ILD 층 위에 금속간 유전체(inter-metal dielectric; IMD) 층을 형성하는 단계; 및
상기 IMD 층을 통해 연장되는 제1 비아 및 제2 비아를 형성하는 단계 - 상기 제1 비아는 상기 유전체 재료 및 상기 반도체 재료를 통해 더 연장되고 상기 금속 게이트 구조체에 전기적으로 커플링되며, 상기 제2 비아는 상기 전도성 재료에 전기적으로 커플링됨 -
를 더 포함하는, 방법.
11. 반도체 디바이스를 형성하는 방법으로서,
핀 위에 제1 금속 게이트 구조체를 형성하는 단계;
상기 핀 위에 그리고 상기 제1 금속 게이트 구조체에 인접하여 제2 금속 게이트 구조체를 형성하는 단계 - 상기 제1 금속 게이트 구조체 및 상기 제2 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있음 -;
각각, 제1 게이트 스페이서들 사이에 제1 개구부를 형성하기 위해 그리고 제2 게이트 스페이서들 사이에 제2 개구부를 형성하기 위해 상기 제1 금속 게이트 구조체 및 상기 제2 금속 게이트 구조체를 리세싱하는 단계 - 상기 제1 게이트 스페이서들은 상기 제1 금속 게이트 구조체의 대향 측벽들 상에 있고, 상기 제2 게이트 스페이서들은 상기 제2 금속 게이트 구조체의 대향 측벽들 상에 있음;
상기 제1 개구부 및 상기 제2 개구부의 측벽들 및 바닥들을 따라 반도체 재료를 컨포멀하게 형성하는 단계;
상기 반도체 재료 상에 유전체 재료를 형성하는 것에 의해 상기 제1 개구부 및 상기 제2 개구부를 채우는 단계; 및
상기 제1 금속 게이트 구조체와 상기 제2 금속 게이트 구조체 사이에 자기 정렬된 콘택트를 형성하는 단계 - 상기 자기 정렬된 콘택트는 상기 제1 금속 게이트 구조체와 상기 제2 금속 게이트 구조체 사이에서 아래에 놓인 소스/드레인 영역에 전기적으로 커플링됨 -
를 포함하는, 방법.
12. 제11항에 있어서, 상기 자기 정렬 콘택트를 형성하는 단계는, 상기 제1 개구부 및 상기 제2 개구부를 채운 후에:
상기 ILD 층 위에 에칭 정지 층 스택을 형성하는 단계 - 상기 에칭 정지 층 스택은 복수의 층들을 포함하고, 복수의 층들 각각은 상이한 재료로 형성됨 -;
상기 제1 금속 게이트 구조체 위에 그리고 상기 제1 금속 게이트 구조체와 상기 제2 금속 게이트 구조체 사이의 상기 ILD 층의 제1 부분 위에 상기 에칭 정지 층 스택에 제1 개구부를 형성하는 단계;
상기 ILD 층에 제2 개구부를 형성하기 위해 상기 ILD 층의 상기 제1 부분을 제거하는 단계 - 상기 제2 개구부는 상기 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및
상기 제2 개구부를 전도성 재료로 채우는 단계 - 상기 전도성 재료는 상기 제1 금속 게이트 구조체로부터 상기 제2 금속 게이트 구조체까지 연속적으로 연장됨 - 를 포함하는, 방법.
13. 제12항에 있어서, 상기 에칭 정지 층 스택을 형성하는 단계는:
상기 ILD 층 위에 텅스텐 도핑된 실리콘 탄화물의 제1 층을 형성하는 단계;
상기 제1 층 위에 실리콘 산화물의 제2 층을 형성하는 단계; 및
상기 제2 층 위에 실리콘의 제3 층을 형성하는 단계를 포함하는, 방법.
14. 제11항에 있어서, 상기 반도체 재료는 비정질 실리콘이고, 상기 유전체 재료는 실리콘 질화물인, 방법.
15. 제11항에 있어서, 상기 리세싱 이후 상기 반도체 재료를 컨포멀하게 형성하기 전에, 상기 제1 금속 게이트 구조체 상에 그리고 상기 제2 금속 게이트 구조체 상에 전도성 캡핑 층을 형성하는 단계
를 더 포함하는, 방법.
16. 제15항에 있어서, 상기 전도성 재료는 상기 핀으로부터 원위에 있는 상기 전도성 캡핑 층의 상부 표면과 접촉하고 이를 따라 연장되는, 방법.
17. 반도체 디바이스를 형성하는 방법으로서,
기판보다 위로 돌출하는 핀을 형성하는 단계;
상기 핀 위에 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 유전체 층에 의해 둘러싸여 있음 -;
상기 금속 게이트의 높이를 감소시키기 위해 상기 금속 게이트를 에칭하는 단계 - 상기 에칭 이후에, 상기 금속 게이트의 게이트 스페이서들 사이에서 상기 금속 게이트 위에 리세스가 형성됨 -;
상기 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계;
상기 반도체 재료 위에 유전체 재료를 형성하는 것에 의해 상기 리세스를 채우는 단계;
상기 금속 게이트 및 상기 유전체 층 위에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층의 제1 개구부는 상기 금속 게이트에 인접하여 상기 유전체 층의 일 부분 바로 위에 있음 -;
상기 유전체 층에 제2 개구부를 형성하기 위해 상기 유전체 층의 상기 부분을 제거하는 단계 - 상기 제2 개구부는 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및
상기 제2 개구부를 전도성 재료로 채우는 단계
를 포함하는, 방법.
18. 제17항에 있어서, 상기 반도체 재료는 비정질 실리콘이고, 상기 유전체 재료는 실리콘 질화물인, 방법.
19. 제17항에 있어서, 상기 금속 게이트를 에칭한 후 상기 라이닝 이전에, 상기 금속 게이트 상에 캡핑 층을 선택적으로 형성하는 단계
를 더 포함하는, 방법.
20. 제17항에 있어서, 상기 제2 개구부는 상기 게이트 스페이서들의 측벽을 노출시키는, 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    반도체 핀 위에 금속 게이트 구조체를 형성하는 단계 - 상기 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있음 -;
    상기 금속 게이트 구조체를 상기 금속 게이트 구조체의 대향 측벽들을 따라 연장되는 게이트 스페이서들의 상부 표면보다 아래로 리세싱하는 단계 - 상기 리세싱 이후에, 상기 게이트 스페이서들 사이에 리세스가 형성됨 -;
    상기 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계;
    상기 라이닝 이후에, 상기 리세스를 유전체 재료로 채우는 단계;
    상기 유전체 재료, 상기 반도체 재료, 및 상기 ILD 층 위에 패터닝된 에칭 정지 층 스택을 형성하는 단계 - 상기 패터닝된 에칭 정지 층 스택에서의 제1 개구부는 상기 유전체 재료, 상기 반도체 재료, 및 상기 게이트 스페이서들에 인접한 상기 ILD 층의 제1 부분 바로 위에 있음 -;
    상기 ILD 층의 상기 제1 부분을 제거하기 위해 상기 제1 개구부를 통해 에칭하는 것에 의해 상기 ILD 층에 제2 개구부를 형성하는 단계 - 상기 제2 개구부는 상기 금속 게이트 구조체에 인접한 소스/드레인 영역을 노출시킴 -; 및
    상기 제2 개구부를 전도성 재료로 채우는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 반도체 재료는 비정질 실리콘인, 방법.
  3. 제1항에 있어서, 상기 금속 게이트 구조체를 리세싱하기 전에, 상기 반도체 핀으로부터 원위에 있는 상기 ILD 층의 상부 표면 위에 에칭 정지 층을 선택적으로 형성하는 단계 - 상기 반도체 재료의 제1 부분은 상기 에칭 정지 층과 접촉하고 이를 따라 연장됨 -
    를 더 포함하는, 방법.
  4. 제3항에 있어서, 상기 리세스를 채운 후 상기 패터닝된 에칭 정지 층 스택을 형성하기 전에, 평탄화 프로세스를 수행하는 단계 - 상기 평탄화 프로세스는 상기 반도체 재료의 상기 제1 부분 및 상기 에칭 정지 층을 제거함 -
    를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 리세싱 이후 상기 라이닝 이전에, 상기 금속 게이트 구조체 위에 캡핑 층을 형성하는 단계 - 상기 캡핑 층은 상기 금속 게이트 구조체 및 상기 반도체 재료와 물리적으로 접촉함 -
    를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 제2 개구부를 형성하는 단계는 상기 ILD 층의 상기 제1 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계 - 상기 에칭 프로세스는 상기 게이트 스페이서들을 상기 유전체 재료 및 상기 반도체 재료보다 더 많이 리세싱함 - 를 포함하는, 방법.
  7. 제1항에 있어서, 상기 패터닝된 에칭 정지 층 스택을 형성하는 단계는:
    상기 ILD 층 위에 제1 서브층, 제2 서브층, 및 제3 서브층을 연속적으로 형성하는 것에 의해 에칭 정지 층 스택을 형성하는 단계 - 상기 제1 서브층, 상기 제2 서브층, 및 상기 제3 서브층은 상이한 재료들을 포함함 -;
    상기 에칭 정지 층 스택 위에 패터닝된 마스크 층을 형성하는 단계; 및
    상기 패터닝된 마스크 층을 에칭 마스크로서 사용하여 상기 에칭 정지 층 스택을 패터닝하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 제2 개구부를 채운 후에:
    상기 패터닝된 에칭 정지 층 스택을 제거하는 단계;
    상기 ILD 층 위에 금속간 유전체(inter-metal dielectric; IMD) 층을 형성하는 단계; 및
    상기 IMD 층을 통해 연장되는 제1 비아 및 제2 비아를 형성하는 단계 - 상기 제1 비아는 상기 유전체 재료 및 상기 반도체 재료를 통해 더 연장되고 상기 금속 게이트 구조체에 전기적으로 커플링되며, 상기 제2 비아는 상기 전도성 재료에 전기적으로 커플링됨 -
    를 더 포함하는, 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    핀 위에 제1 금속 게이트 구조체를 형성하는 단계;
    상기 핀 위에 그리고 상기 제1 금속 게이트 구조체에 인접하여 제2 금속 게이트 구조체를 형성하는 단계 - 상기 제1 금속 게이트 구조체 및 상기 제2 금속 게이트 구조체는 층간 유전체(interlayer dielectric; ILD) 층에 의해 둘러싸여 있음 -;
    각각, 제1 게이트 스페이서들 사이에 제1 개구부를 형성하기 위해 그리고 제2 게이트 스페이서들 사이에 제2 개구부를 형성하기 위해 상기 제1 금속 게이트 구조체 및 상기 제2 금속 게이트 구조체를 리세싱하는 단계 - 상기 제1 게이트 스페이서들은 상기 제1 금속 게이트 구조체의 대향 측벽들 상에 있고, 상기 제2 게이트 스페이서들은 상기 제2 금속 게이트 구조체의 대향 측벽들 상에 있음;
    상기 제1 개구부 및 상기 제2 개구부의 측벽들 및 바닥들을 따라 반도체 재료를 컨포멀하게 형성하는 단계;
    상기 반도체 재료 상에 유전체 재료를 형성하는 것에 의해 상기 제1 개구부 및 상기 제2 개구부를 채우는 단계; 및
    상기 제1 금속 게이트 구조체와 상기 제2 금속 게이트 구조체 사이에 자기 정렬된 콘택트를 형성하는 단계 - 상기 자기 정렬된 콘택트는 상기 제1 금속 게이트 구조체와 상기 제2 금속 게이트 구조체 사이에서 아래에 놓인 소스/드레인 영역에 전기적으로 커플링됨 -
    를 포함하는, 방법.
  10. 반도체 디바이스를 형성하는 방법으로서,
    기판보다 위로 돌출하는 핀을 형성하는 단계;
    상기 핀 위에 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 유전체 층에 의해 둘러싸여 있음 -;
    상기 금속 게이트의 높이를 감소시키기 위해 상기 금속 게이트를 에칭하는 단계 - 상기 에칭 이후에, 상기 금속 게이트의 게이트 스페이서들 사이에서 상기 금속 게이트 위에 리세스가 형성됨 -;
    상기 리세스의 측벽들 및 바닥을 반도체 재료로 라이닝하는 단계;
    상기 반도체 재료 위에 유전체 재료를 형성하는 것에 의해 상기 리세스를 채우는 단계;
    상기 금속 게이트 및 상기 유전체 층 위에 패터닝된 마스크 층을 형성하는 단계 - 상기 패터닝된 마스크 층의 제1 개구부는 상기 금속 게이트에 인접하여 상기 유전체 층의 일 부분 바로 위에 있음 -;
    상기 유전체 층에 제2 개구부를 형성하기 위해 상기 유전체 층의 상기 부분을 제거하는 단계 - 상기 제2 개구부는 아래에 놓인 소스/드레인 영역을 노출시킴 -; 및
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    를 포함하는, 방법.
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