CN113421853A - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本申请提供了一种半导体结构及其制备方法。制备半导体结构的方法包括：刻蚀半导体衬底以形成多个分立的初始鳍部，所述初始鳍部包括分立的第一初始鳍部和第二初始鳍部；形成隔离结构，以覆盖半导体衬底并暴露出初始鳍部中第一初始鳍部的顶面，且隔离结构的上表面高出第一初始鳍部的顶面预定高度；以及在第一初始鳍部的顶面形成外延层。根据该制备方法，通过在部分初始鳍部上形成外延层可使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，并有利于根据实际需要调整该芯片的电路性能。

Description

一种半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种半导体结构及其制备方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，常规的MOS场效应管的结构已经无法满足对器件性能的需求，鳍式场效应管(Fin Field-Effect Transistor，FINFET)作为常规器件的替代得到了广泛应用。
然而，尽管鳍式场效应管相对于常规的MOS场效应管提供了改进的性能，但是也带了一些设计挑战。例如，常规的MOS场效应管对于器件宽度基本上没有限制，而鳍式场效应管的鳍部通常具有相同的高度。换言之，为了控制晶体管的导通电流和截止电流，常规的MOS场效应管可提供两个参数(沟道的宽度和长度)；而鳍式场效应管的鳍部高度通常是固定的，因而晶体管的沟道宽度固定，因此对应给定的晶体管长度，鳍式场效应管中单个鳍部的导通电流量是固定的，因而不便于进行调节。
由于目前在高性能集成电路中经常需要具有不同驱动能力(例如，不同的驱动电流)的晶体管，而实现不同的驱动能力的方法可以是调整晶体管沟道的长宽比，进一步地，鳍式场效应管的沟道宽度主要由鳍部的高度和宽度决定。
发明内容
本申请提供了一种可至少部分解决相关技术中存在的上述问题的半导体结构及其制备方法。
本申请一方面提供了一种半导体结构的制备方法，所述方法包括：刻蚀半导体衬底以形成多个分立的初始鳍部，所述初始鳍部包括分立的第一初始鳍部和第二初始鳍部；形成隔离结构，以覆盖所述半导体衬底并暴露出所述初始鳍部中第一初始鳍部的顶面，且所述第一初始鳍部的所述顶面高出所述隔离结构的上表面预定高度；以及在所述第一初始鳍部的所述顶面形成外延层。
在本申请一个实施方式中，所述隔离结构包括形成在所述第二初始鳍部的顶面的第一阻隔层，所述方法还包括：在所述外延层的上表面形成第二阻隔层；暴露位于所述第二初始鳍部的顶面的第一阻隔层；以所述第一阻隔层和所述第二阻隔层为掩蔽，向所述初始鳍部掺杂杂质；以及在所述初始鳍部的侧壁和顶面形成栅极结构以形成鳍式场效应晶体管。
在本申请一个实施方式中，刻蚀半导体衬底以形成多个分立的初始鳍部包括：在所述半导体衬底形成图案化的刻蚀掩膜层；以图案化的所述刻蚀掩膜层为掩蔽，刻蚀所述半导体衬底以形成多个分立的所述初始鳍部，其中，所述刻蚀掩膜层包括形成在所述初始鳍部顶面的第一阻隔层。
在本申请一个实施方式中，所述刻蚀掩膜层的厚度等于所述预定高度，形成所述隔离结构包括：形成隔离层，所述隔离层共形覆盖于所述初始鳍部的侧壁以及所述半导体衬底的表面位于相邻的所述初始鳍部之间的部分，所述隔离层的上表面与所述刻蚀掩膜层的上表面齐平；以及去除位于所述第一初始鳍部上的所述刻蚀掩膜层，以暴露所述第一初始鳍部的顶面，从而形成包括所述隔离层和所述刻蚀掩膜层的所述隔离结构。
在本申请一个实施方式中，形成所述隔离结构包括：去除部分所述刻蚀掩膜层，并暴露出所述第一阻隔层，形成共形覆盖在所述初始鳍部的侧壁、所述半导体衬底的表面和所述第一阻隔层的表面的掩蔽层；以及通过研磨工艺对所述掩蔽层进行平坦化；以及去除所述第一初始鳍部上的所述第一阻隔层和平坦化的所述掩蔽层，以暴露所述第一初始鳍部的顶面，从而形成包括所述第一阻隔层和平坦化的所述掩蔽层的所述隔离结构，其中，所述第一阻隔层的厚度和平坦化的所述掩蔽层位于所述第一阻隔层上的部分的厚度之和等于所述预定高度。
在本申请一个实施方式中，在所述第一初始鳍部的所述顶面形成外延层包括：通过选择性外延生长工艺在所述第一初始鳍部的所述顶面形成初始外延层；以及对所述初始外延层进行平坦化处理以形成所述外延层，并使所述外延层的所述上表面与所述隔离结构的所述上表面齐平。
在本申请一个实施方式中，在所述初始鳍部的侧壁和顶面形成栅极结构以形成所述鳍式场效应晶体管的步骤之前，所述方法还包括：去除所述隔离层的部分厚度以形成浅沟槽隔离结构。
在本申请一个实施方式中，所述第一初始鳍部和其上的所述外延层的高度之和高出所述浅沟槽隔离结构的数值范围为1300埃至1700埃之间。
在本申请一个实施方式中，所述第二初始鳍部高出所述浅沟槽隔离结构的数值范围为1000埃至1400埃之间。
本申请另一方面提供了一种基于上述的方法制备的半导体结构，所述半导体结构包括：鳍型衬底，包括凸出的鳍部；浅沟槽隔离结构，设置于所述鳍型衬底上并围绕所述鳍部；以及栅极结构，设置于所述浅沟槽隔离结构上并横跨所述鳍部，所述栅极结构覆盖所述鳍部的顶面和部分侧壁；其中，所述鳍部包括第一鳍部和第二鳍部，所述第一鳍部和所述第二鳍部具有不同的、高出所述浅沟槽隔离结构的高度，且所述第一鳍部包括与所述第二鳍部等高的第一部分以及形成在所述第一部分上的外延层。
在本申请一个实施方式中，所述第一鳍部高出所述浅沟槽隔离结构的数值范围为1300埃至1700埃之间。
在本申请一个实施方式中，所述第二鳍部高出所述浅沟槽隔离结构的数值范围为1000埃至1400埃之间。
根据本申请至少一个实施方式提供的半导体结构及其制备方法，通过在部分初始鳍部上形成外延层可使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，并有利于根据实际需要调整该芯片的电路性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请的一个实施方式的制备半导体结构的方法流程图；
图2是根据本申请的一个实施方式制备方法的、制备半导体衬底后所形成的结构的剖面示意图；
图3是根据本申请的一个实施方式制备方法的、在半导体衬底上形成初始鳍部后所形成的结构的剖面示意图；
图4是根据本申请的一个实施方式制备方法的、制备隔离结构后所形成的结构的剖面示意图；
图5是根据本申请的一个实施方式制备方法的、去除部分隔离结构，并暴露出位于第一初始鳍部的顶面的第一阻隔层后所形成的结构的剖面示意图；
图6是根据本申请的一个实施方式制备方法的、去除位于第一初始鳍部的顶面的第一阻隔层后所形成的结构的剖面示意图；
图7是根据本申请的另一个实施方式制备方法的、制备隔离结构后所形成的结构的剖面示意图；
图8是根据本申请的另一个实施方式制备方法的、去除部分隔离结构，并暴露出位于第一初始鳍部的顶面的第一阻隔层后所形成的结构的剖面示意图；
图9是根据本申请的另一个实施方式制备方法的、去除位于第一初始鳍部的顶面的第一阻隔层后所形成的结构的剖面示意图；
图10是根据本申请的一个实施方式制备方法的、在第一初始鳍部的顶面形成初始外延层后所形成的结构的剖面示意图；
图11是根据本申请的一个实施方式制备方法的、形成第一鳍部后所形成的结构的剖面示意图；
图12是根据本申请的另一个实施方式制备方法的、在第一初始鳍部的顶面形成初始外延层后所形成的结构的剖面示意图；
图13是根据本申请的另一个实施方式制备方法的、形成第一鳍部后所形成的结构的剖面示意图；
图14是根据本申请的一个实施方式制备方法的、在形成第一鳍部上形成第二阻隔层后所形成的结构的剖面示意图；
图15是根据本申请的另一个实施方式制备方法的、形成半导体结构的剖面示意图；以及
图16是根据本申请的一个实施方式制备方法的、形成半导体结构的局部立体示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的宽度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图1是根据本申请的一个实施方式的制备半导体结构的方法1000的流程图。如图1所示，半导体结构的制备方法1000包括：
S1，刻蚀半导体衬底以形成多个分立的初始鳍部，初始鳍部包括分立的第一初始鳍部和第二初始鳍部。
S2，形成隔离结构，以覆盖半导体衬底并暴露出初始鳍部中第一初始鳍部的顶面，且隔离结构的上表面高出第一初始鳍部的顶面预定高度。
S3，在第一初始鳍部的顶面形成外延层。
下面将结合图2至图15详细说明上述制备方法1000的各个步骤的具体工艺。
步骤S1
图2是根据本申请的一个实施方式制备方法的、制备半导体衬底100后所形成的结构的剖面示意图。图3是根据本申请的一个实施方式制备方法的、在半导体衬底100上形成初始鳍部200后所形成的结构的剖面示意图。
具体地，如图2和图3所示，步骤S1刻蚀半导体衬底以形成多个分立的初始鳍部，初始鳍部包括分立的第一初始鳍部和第二初始鳍部可例如包括：制备半导体衬底100；以及在半导体衬底100上形成初始鳍部200。
具体地，半导体衬底100用于支撑在其上的器件结构。半导体衬底100的制备材料可以是任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、绝缘体上的硅衬底或绝缘体上的锗衬底或者绝缘体上的锗化硅衬底等。
作为一种选择，在本申请的一个实施方式中，还可在半导体衬底100中定义出多个有源区，例如在半导体衬底100中隔离出高压器件区和低压器件区，高压器件区可用于形成高压器件，低压器件区可用于形成低压器件。进一步地，还可在有源区进行离子掺杂。
此外，在本申请的一个实施方式中，半导体衬底100可以是待用于制作非易失性存储器的外围电路的衬底。本申请对半导体衬底100的结构、材质以及形成工艺不作限定，此外，半导体衬底100的掺杂类型和掺杂浓度也可根据实际需要进行选择。
在形成半导体衬底100后，可在半导体衬底100上形成初始鳍部200。
在本申请的一个实施方式中，可在刻蚀掩膜层(未示出)上利用旋涂工艺等设置光刻胶层(未示出)，并采用光刻胶层对刻蚀掩膜层进行图案化，以形成初始鳍部200的图案。具体地，可首先利用光刻技术将掩膜版中的图案转移至光刻胶层中，该掩膜版中可具有初始鳍部200的图案。之后，以光刻胶层为掩蔽进行刻蚀掩膜的刻蚀，从而将光刻胶中的图案转移到刻蚀掩膜层中，在刻蚀掩膜层中形成初始鳍部200的图案。之后，去除该光刻胶层。在形成图案化的刻蚀掩膜层后，可以图案化的刻蚀掩膜层为掩蔽，使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)刻蚀半导体衬底100，以形成多个分立的初始鳍部200。本申请提供的初始鳍部200的图案可包括第一初始鳍部(用于形成高度相对较高的鳍部)的图案和第二初始鳍部(用于形成高度相对较低的鳍部)的图案，作为一种选择，第一初始鳍部可与第二初始鳍部具有不同宽度，换言之，第一初始鳍部和第二初始鳍部的图案可不同，上述掩膜版中可具有第一初始鳍部和第二初始鳍部的图案中的至少一个，可分次形成第一初始鳍部和第二初始鳍部的图案或者一次形成第一初始鳍部和第二初始鳍部的图案。然而，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变初始鳍部的结构、组成及生成工艺，来获得本说明书中描述的各个结果和优点。
作为一种选择，刻蚀掩膜层可为硬掩膜(Hard Mask)，硬掩膜例如可以是氮化硅、氧化硅、碳氧化硅和氮氧化硅中的至少一种或任意组合形成的叠层，本申请对此不作限定。进一步地，在本申请的一个实施方式中，刻蚀掩膜层可包括依次覆盖半导体衬底100的阻隔层和掩膜层，其中阻隔层可例如为氧化硅，掩膜层可例如为氮化硅。
步骤S2
图4是根据本申请的一个实施方式制备方法的、制备隔离结构400后所形成的结构的剖面示意图。图5是根据本申请的一个实施方式制备方法的、去除部分隔离结构400，并暴露出位于第一初始鳍部210的顶面的第一阻隔层320后所形成的结构的剖面示意图。图6是根据本申请的一个实施方式制备方法的、去除位于第一初始鳍部210的顶面的第一阻隔层320后所形成的结构的剖面示意图。图7是根据本申请的另一个实施方式制备方法的、制备隔离结构400后所形成的结构的剖面示意图。图8是根据本申请的另一个实施方式制备方法的、去除部分隔离结构400，并暴露出位于第一初始鳍部210的顶面的第一阻隔层320后所形成的结构的剖面示意图。图9是根据本申请的另一个实施方式制备方法的、去除位于第一初始鳍部210的顶面的第一阻隔层320后所形成的结构的剖面示意图。
具体地，如图3至图9所示，步骤S2形成隔离结构，以覆盖半导体衬底并暴露出初始鳍部中第一初始鳍部的顶面，且第一初始鳍部的顶面与隔离结构的上表面相距预定高度可例如包括：形成隔离结构400；去除部分隔离结构400，并暴露出位于第一初始鳍部210的顶面的第一阻隔层320；以及去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面。
作为一种选择，如图3所示，在本申请的一个实施方式中，在形成的初始鳍部200的顶面(远离半导体衬底100的表面)上还剩余有作为掩蔽的部分刻蚀掩膜层300，其中刻蚀掩膜层300可例如包括依次形成于初始鳍部200顶面的第一阻隔层320和掩膜层310。进一步地，第一阻隔层320可例如为氧化硅，掩膜层310可例如为氮化硅。
进一步地，如图4所示，隔离结构400可包括隔离层410以及位于初始鳍部200顶面的刻蚀掩膜层300，其中刻蚀掩膜层300可包括第一阻隔层320和掩膜层310。
具体地，可通过一个或多个薄膜沉积工艺形成隔离层410，其中隔离层410可共形覆盖于初始鳍部200的侧壁以及半导体衬底100的表面位于相邻的初始鳍部200之间的部分，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，也可使用氧化或者氮化环境热生长隔离层410。
隔离层410例如可以是氮化硅、氧化硅、碳氧化硅、氮氧化硅和低介电常数介质材料中的至少一种或任意组合形成的叠层，本申请对此不作限定。
在本申请的一个实施方式中，隔离层410可用于在后续步骤中形成半导体结构的浅沟槽隔离结构(Shallow Trench Isolation,STI)。
进一步地，在本申请的一个实施方式中，隔离层410的上表面可与刻蚀掩膜层300的上表面齐平，并且刻蚀掩膜层300的厚度等于预定高度H1，其中预定高度H1为后续形成的半导体结构中具有不同高度的第一鳍部和第二鳍部之间的高度差。具体地，可采用例如化学机械研磨(CMP)工艺去除部分隔离层410，并使隔离层410的上表面与刻蚀掩膜层300的上表面齐平。
进一步地，在本申请的一个实施方式中，去除部分隔离层410的处理可停止于刻蚀掩膜层300的远离半导体衬底100的表面。换言之刻蚀掩膜层300可作为研磨工艺的停止层。因而可避免常规技术中按工艺预定时间确定研磨深度的工艺方法，增加工艺窗口，使上述处理工艺不受多个不同种类介质薄膜层的影响，提升了研磨工艺的均匀性和精度。
通过本实施方式提供的方法，可利用在先形成的剩余刻蚀掩膜层作为隔离结构的一部分，并在后续步骤中通过保留部分初始鳍部(第二初始鳍部，用于形成高度相对较低的鳍部)顶面的该刻蚀掩膜层，并去除另一部分初始鳍部(第一初始鳍部，用于形成高度相对较高的鳍部)的该刻蚀掩膜层，以在其上形成外延层，从而相应提高另一部分初始鳍部的鳍部高度。在简化制备工艺、节约制备成本的同时使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，有利于根据实际需要调整该芯片的电路性能。
进一步地，如图5和图6所示，在该实施方式下，去除部分隔离结构400，例如刻蚀掩膜层300的一部分以暴露出位于第一初始鳍部210的顶面的第一阻隔层320；以及去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面可包括：在隔离结构400的上表面形成覆盖层(未示出)，并对覆盖层进行构图以在后续步骤中在第二初始鳍部220(用于形成高度相对较低的鳍部)的上方形成掩蔽结构，并使第一初始鳍部210(用于形成高度相对较高的鳍部)暴露出来进行后续处理步骤。覆盖层可以是光刻胶层，以便于在后续工艺中被去除，也可以采用例如氮化硅层等，并在后续步骤中通过例如刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除。之后，对位于第一初始鳍部210顶面的刻蚀掩膜层300进行刻蚀以去除例如掩膜层310，并暴露其下的第一阻隔层320，其中刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，本申请对此不作限定。在暴露出第一阻隔层320之后，可继续采用刻蚀工艺去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面，其中刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。进一步地，可采用原子层刻蚀工艺去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面，从而获得较为平整无损伤的第一初始鳍部210的顶面。第一初始鳍部210的顶面与隔离结构400的上表面相距预定高度H1，该预定高度H1为后续形成的半导体结构中具有不同高度的第一鳍部和第二鳍部之间的高度差。
作为另一种选择，如图3所示，在本申请的另一个实施方式中，在形成的初始鳍部200的顶面(远离半导体衬底100的表面)上还剩余有作为掩蔽的部分刻蚀掩膜层300，其中刻蚀掩膜层300可例如包括依次形成于初始鳍部200顶面的第一阻隔层320和掩膜层310。进一步地，第一阻隔层320可例如为氧化硅，掩膜层310可例如为氮化硅。
如图7所示，隔离结构400可包括掩蔽层430以及位于初始鳍部200顶面的、第一阻隔层320。
具体地，可采用诸如离子铣刻蚀、等离子刻蚀、反应离子刻蚀和激光刻蚀等干法刻蚀工艺，或者通过其中使用刻蚀溶剂的湿法刻蚀工艺，或其他合适的工艺，去除部分剩余的刻蚀掩膜层300(例如，掩膜层310)，以暴露第一阻隔层320。
进一步地，在本申请的一个实施方式中，掩膜层310可相对于第一阻隔层320具有大于设定值的刻蚀选择比，以使去除掩膜层310的过程中保留第一阻隔层320。
在暴露第一阻隔层320之后，可通过一个或多个薄膜沉积工艺形成掩蔽层430，其中掩蔽层430可共形覆盖于第一阻隔层320的表面、初始鳍部200的侧壁以及半导体衬底100的表面位于相邻的初始鳍部200之间的部分，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，也可使用氧化或者氮化环境热生长掩蔽层430。
掩蔽层430例如可以是氮化硅、氧化硅、碳氧化硅、氮氧化硅和低介电常数介质材料中的至少一种或任意组合形成的叠层，本申请对此不作限定。
在本申请的一个实施方式中，掩蔽层430可用于在后续步骤中形成半导体结构的浅沟槽隔离结构(STI)。
进一步地，在本申请的一个实施方式中，第一阻隔层320的厚度和掩蔽层430位于初始鳍部200顶面的部分的厚度之和等于预定高度H1，其中预定高度H1为后续形成的半导体结构中具有不同高度的第一鳍部和第二鳍部之间的高度差。具体地，可采用例如化学机械研磨(CMP)工艺去除部分掩蔽层430，并使第一阻隔层320厚度和掩蔽层430位于初始鳍部200的顶面的部分的厚度之和等于预定高度H1。
通过本实施方式提供的方法，可先去除部分剩余刻蚀掩膜层，并形成完整覆盖半导体中间体(包括衬底100，初始鳍部200和第一阻隔层320的中间体)的隔离结构，在后续步骤中通过去除部分初始鳍部(第一初始鳍部，用于形成高度相对较高的鳍部)顶面上的隔离结构，并在其上形成外延层以相应提高该部分初始鳍部的鳍部高度。从而在提高半导体结构产品良率的同时使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，有利于根据实际需要调整该芯片的电路性能。
进一步地，如图8和图9所示，在该实施方式下，去除部分隔离结构400，并暴露出位于第一初始鳍部210的顶面的第一阻隔层320；以及去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面可包括：在隔离结构400的上表面形成覆盖层(未示出)，并对覆盖层进行构图以在后续步骤中在第二初始鳍部420(用于形成高度相对较低的鳍部)的上方形成掩蔽结构，并使第一初始鳍部410(用于形成高度相对较高的鳍部)暴露出来进行后续处理步骤。覆盖层可以是光刻胶层，以便于在后续工艺中被去除，也可以采用例如氮化硅层等，并在后续步骤中通过例如刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除。之后，对位于第一初始鳍部210顶面的掩蔽层430进行刻蚀，并暴露其下的第一阻隔层320，其中刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，本申请对此不作限定。在暴露出第一阻隔层320之后，可继续采用刻蚀工艺去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面，其中刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。进一步地，可采用原子层刻蚀工艺去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面，从而获得较为平整无损伤的第一初始鳍部210的顶面。如图9所示，第一初始鳍部210的顶面与隔离结构400的上表面相距预定高度H1，该预定高度H1为后续形成的半导体结构中具有不同高度的第一鳍部和第二鳍部之间的高度差。
步骤S3
图10是根据本申请的一个实施方式制备方法的、在第一初始鳍部210的顶面形成初始外延层211后所形成的结构的剖面示意图。图11是根据本申请的一个实施方式制备方法的、形成第一鳍部230后所形成的结构的剖面示意图。图12是根据本申请的另一个实施方式制备方法的、在第一初始鳍部210的顶面形成初始外延层211后所形成的结构的剖面示意图。图13是根据本申请的另一个实施方式制备方法的、形成第一鳍部230后所形成的结构的剖面示意图。
具体地，如图10至图13所示，步骤S3在第一初始鳍部的顶面形成外延层可例如包括：通过选择性外延生长工艺在第一初始鳍部210的顶面形成初始外延层211；以及对初始外延层211进行平坦化处理以形成外延层211’并使外延层211’的上表面与隔离结构400的上表面齐平以形成较高的第一鳍部230。
如图6和图9所示，第一初始鳍部210的顶面可与隔离结构400形成有高度为H1的凹槽(未示出)，如图10和图12所示，可通过选择性外延生长(SEG)工艺在凹槽中形成初始外延层211，具体地，可通过利用从第一初始鳍部210外延地生长的半导体材料填充凹槽来形成初始外延层211。用于外延地生长初始外延层211的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。初始外延层211可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。作为一种选择，初始外延层211可与第一初始鳍部210材质相同；作为另一种选择，初始外延层211可与第一初始鳍部210材质不同。
此外，如图11和图13所示，平坦化处理可采用例如化学机械研磨(CMP)工艺去除部分初始外延层211，并使初始外延层211的上表面与隔离结构400的上表面齐平以形成外延层211’。
由此，如图15所示，通过在部分初始鳍部(第一初始鳍部210)上形成外延层可制备出具有不同鳍部高度的鳍式场效应晶体管，其中第二初始鳍部220(如图11和图13所示)可作为鳍式场效应晶体管中相对较低的第二鳍部220’，第一初始鳍部210和其上的外延层211’可作为鳍式场效应晶体管中相对较高的第一鳍部230。由于外延层211’的上表面与隔离结构400(如图11和图13所示)的上表面齐平，因此第一鳍部230与第二鳍部220之间相差的高度差值为H1。
进一步地，在本申请的一个实施方式中，可采用就地处理的方法进行刻蚀工艺和沉积工艺。换言之，可采用例如刻蚀工艺在步骤S2中执行去除第一阻隔层320的操作；以及就地采用例如选择性外延生长工艺在步骤S3中执行在第一初始鳍部210的顶面形成初始外延层211的操作，其中，用于外延地生长初始外延层211的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合；以及刻蚀工艺可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，本申请对就地处理的方法中的刻蚀工艺和沉积工艺不作限定。
此外，可在就地处理的过程中采用原子层刻蚀工艺去除位于第一初始鳍部210的顶面的第一阻隔层320以暴露出第一初始鳍部210的顶面，从而获得较为平整无损伤的第一初始鳍部210的顶面。
就地处理可以是例如不移动半导体结构的中间体(例如，包括半导体衬底100、初始鳍部200、隔离结构400的中间体)，使上述两个工艺步骤在同一机台或腔室中实现的处理过程，就地处理可保证半导体结构制备过程的高清洁度，提高最终形成的半导体器件的电特性。
此外，在本申请的一个实施方式中，在形成不同高度的鳍部后，本申请提供的半导体结构的制备方法还可包括：在外延层的上表面形成第二阻隔层；去除隔离结构的一部分，以暴露位于初始鳍部中第二初始鳍部的顶面的第一阻隔层；以第一阻隔层和所述第二阻隔层为掩蔽，向初始鳍部掺杂杂质；以及在初始鳍部的侧壁和顶面形成栅极结构以形成鳍式场效应晶体管。
在常规的半导体结构的制备方法中，可选择在形成半导体结构的鳍部和浅沟槽隔离结构(STI)之前向半导体衬底掺杂杂质；或者选择在形成半导体结构的鳍部和浅沟槽隔离结构(STI)之后对鳍部掺杂杂质。然而，在上述方法中前者容易因为后续制程造成离子扩散，使掺杂杂质的浓度低于预期值；后者容易对鳍部的质量造成破坏，降低产品良率。
如图13和图14所示，在本申请的一个实施方式中，可选择在形成第一鳍部230之后形成浅沟槽隔离结构(STI)之前，向第一鳍部230和第二鳍部220掺杂杂质。
具体地，可首先通过薄膜沉积工艺在第一鳍部230的顶面形成第二阻隔层340，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。此外，作为一种选择，也可使用氧化或者氮化环境热生长第二阻隔层340。例如，第二阻隔层340可以是通过氧化工艺形成的氧化层。
此外，还可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合去除隔离结构400的一部分，以暴露第二鳍部220的顶面的第一阻隔层330。
经过上述处理后，第一鳍部230的顶面有第二阻隔层340的保护，其侧壁也有隔离结构400的保护，第二鳍部220的顶面有第一阻隔层330的保护，其侧壁也有隔离结构400的保护。因此，第一鳍部230和第二鳍部220的质量不会受到掺杂工艺的影响，形成的鳍部的质量较好，从而达到提高鳍式场效应管的性能稳定性的目的。
作为一种选择，可采用离子注入工艺向第一鳍部230和第二鳍部220掺杂杂质，同时在离子注入的过程中可加热第一鳍部230和第二鳍部220，以促进第一鳍部230和第二鳍部220内部的自退火效应，从而使第一鳍部230和第二鳍部220能够保持结晶状态并转换成导体鳍。
此外，再次参考图15，在本申请的一个实施方式中，在向第一鳍部230和第二鳍部220’掺杂杂质之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合去除部分厚度的隔离结构400(如图14所示)，形成浅沟槽隔离结构(STI)410，其中浅沟槽隔离结构(STI)410的表面低于相对较低第二鳍部220’的顶面。
作为一种选择，隔离结构400可相对于半导体衬底100以及鳍部具有大于设定值的刻蚀选择比，以使去除部分隔离结构400的过程中保留半导体衬底100以及鳍部。具体地，隔离结构400可由例如氧化硅材料制备。
在形成浅沟槽隔离结构(STI)410之后，可形成半导体结构2000，其中半导体结构2000可为具有不同鳍部高度的鳍式场效应晶体管。在本申请的一个实施方式中，半导体结构2000的第一初始鳍部210和其上的外延层211’可形成相对较高的第一鳍部230，且半导体结构2000的第二初始鳍部220(如图11和图13所示)可作为相对较低的第二鳍部220’。第一鳍部230与第二鳍部220’之间相差预定高度。作为一种选择，第一鳍部230高出浅沟槽隔离结构(STI)410的数值范围为1300埃至1700埃之间。此外，第二鳍部220’高出浅沟槽隔离结构(STI)410的数值范围为1000埃至1400埃之间。换言之，第一鳍部230的高度与第二鳍部220’的高度可相差100埃至700埃，预定高度H1可设定的范围为100埃至700埃之间。
根据本申请至少一个实施方式提供的半导体结构的制备方法，通过在部分初始鳍部上形成外延层可使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，并有利于根据实际需要调整该芯片的电路性能。
图16是根据本申请的一个实施方式制备方法的、形成半导体结构2000的局部立体示意图。
结合图15和图16，本申请另一方面还提供一种由上述任一实施方式所提供的方法制备的半导体结构2000，其中半导体结构2000可为具有不同鳍部高度的鳍式场效应晶体管。半导体结构2000可包括：鳍形衬底(未示出)、浅沟槽隔离结构(STI)410以及栅极结构500。
具体地，如图15所示，鳍形衬底可包括半导体衬底100以及位于半导体衬底100上的第一鳍部230和第二鳍部220’，第一鳍部230和第二鳍部220’具有不同的高度并共同形成半导体结构2000的鳍部。半导体结构2000的相对较高的第一鳍部230包括第一初始鳍部210和其上的外延层211’，其中第一初始鳍部210与半导体结构2000的、相对较低的第二鳍部220’具有相同的高度。此外，第一初始鳍部210与第二鳍部220’可同时生成。
浅沟槽隔离结构(STI)410可设置于鳍型衬底上，并围绕第一鳍部230和第二鳍部220’。栅极结构500可包括栅介质层以及导电栅极。如图16所示，栅极结构500可设置于浅沟槽隔离结构(STI)410上，并横跨第二鳍部220’。进一步地，栅极结构500可覆盖第二鳍部220’的顶面和部分侧壁。
此外，栅极结构500还可设置于浅沟槽隔离结构(STI)410上，并横跨第一鳍部230。进一步地，栅极结构500可覆盖第一鳍部230的顶面和部分侧壁。
第一鳍部230与第二鳍部220’之间可相差预定高度。作为一种选择，在本申请的一个实施方式中，第一鳍部230可高出浅沟槽隔离结构(STI)410的数值范围为1300埃至1700埃之间。此外，在本申请的一个实施方式中，第二鳍部220’可高出浅沟槽隔离结构(STI)410的数值范围为1000埃至1400埃之间。第一鳍部230的高度与第二鳍部220’的高度可相差100埃至700埃，换言之预定高度H1可设定的范围为100埃至700埃之间。根据本申请提供的半导体结构，通过在部分初始鳍部上形成外延层可使具有不同鳍部高度的鳍式场效应晶体管集成在一个芯片上，并有利于根据实际需要调整该芯片的电路性能。
上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：
刻蚀半导体衬底以形成多个分立的初始鳍部，所述初始鳍部包括分立的第一初始鳍部和第二初始鳍部；
形成隔离结构，以覆盖所述半导体衬底并暴露出所述第一初始鳍部的顶面，且所述隔离结构的上表面高出所述第一初始鳍部的所述顶面预定高度；以及
在所述第一初始鳍部的所述顶面形成外延层。
2.根据权利要求1所述的方法，所述隔离结构包括形成在所述第二初始鳍部的顶面的第一阻隔层，其特征在于，所述方法还包括：
在所述外延层的上表面形成第二阻隔层；
暴露位于所述第二初始鳍部的顶面的第一阻隔层；
以所述第一阻隔层和所述第二阻隔层为掩蔽，向所述初始鳍部掺杂杂质；以及
在所述初始鳍部的侧壁和顶面形成栅极结构以形成鳍式场效应晶体管。
3.根据权利要求1所述的方法，其特征在于，刻蚀半导体衬底以形成多个分立的初始鳍部包括：
在所述半导体衬底形成图案化的刻蚀掩膜层；
以图案化的所述刻蚀掩膜层为掩蔽，刻蚀所述半导体衬底以形成多个分立的所述初始鳍部，
其中，所述刻蚀掩膜层包括形成在所述初始鳍部顶面的第一阻隔层。
4.根据权利要求3所述的方法，其特征在于，所述刻蚀掩膜层的厚度等于所述预定高度，形成所述隔离结构包括：
形成隔离层，所述隔离层共形覆盖于所述初始鳍部的侧壁以及所述半导体衬底的表面位于相邻的所述初始鳍部之间的部分，所述隔离层的上表面与所述刻蚀掩膜层的上表面齐平；以及
去除位于所述第一初始鳍部上的所述刻蚀掩膜层，以暴露所述第一初始鳍部的顶面，从而形成包括所述隔离层和所述刻蚀掩膜层的所述隔离结构。
5.根据权利要求3所述的方法，其特征在于，形成所述隔离结构包括：
去除部分所述刻蚀掩膜层，并暴露出所述第一阻隔层，
形成共形覆盖在所述初始鳍部的侧壁、所述半导体衬底的表面和所述第一阻隔层的表面的掩蔽层；以及
通过研磨工艺对所述掩蔽层进行平坦化；以及
去除所述第一初始鳍部上的所述第一阻隔层和平坦化的所述掩蔽层，以暴露出所述第一初始鳍部的顶面，从而形成包括所述第一阻隔层和平坦化的所述掩蔽层的所述隔离结构，
其中，所述第一阻隔层的厚度和平坦化的所述掩蔽层位于所述第一阻隔层上的部分的厚度之和等于所述预定高度。
6.根据权利要求1所述的方法，其特征在于，在所述第一初始鳍部的所述顶面形成外延层包括：
通过选择性外延生长工艺在所述第一初始鳍部的所述顶面形成初始外延层；以及
对所述初始外延层进行平坦化处理以形成所述外延层，并使所述外延层的所述上表面与所述隔离结构的所述上表面齐平。
7.根据权利要求2所述的方法，其特征在于，在所述初始鳍部的侧壁和顶面形成栅极结构以形成所述鳍式场效应晶体管的步骤之前，所述方法还包括：
去除所述隔离层的部分厚度以形成浅沟槽隔离结构。
8.根据权利要求7所述的方法，其特征在于，所述第一初始鳍部和其上的所述外延层的高度之和高出所述浅沟槽隔离结构的数值范围为1300埃至1700埃之间。
9.根据权利要求7所述的方法，其特征在于，所述第二初始鳍部高出所述浅沟槽隔离结构的数值范围为1000埃至1400埃之间。
10.一种场效应晶体管，其特征在于，包括：
鳍型衬底，包括凸出的鳍部；
浅沟槽隔离结构，设置于所述鳍型衬底上并围绕所述鳍部；以及
栅极结构，设置于所述浅沟槽隔离结构上并横跨所述鳍部，所述栅极结构覆盖所述鳍部的顶面和部分侧壁；
其中，所述鳍部包括第一鳍部和第二鳍部，所述第一鳍部和所述第二鳍部具有不同的、高出所述浅沟槽隔离结构的高度，且所述第一鳍部包括与所述第二鳍部等高的第一部分以及形成在所述第一部分上的外延层。
11.根据权利要求10所述的场效应晶体管，其特征在于，所述第一鳍部高出所述浅沟槽隔离结构的数值范围为1300埃至1700埃之间。
12.根据权利要求10所述的场效应晶体管，其特征在于，所述第二鳍部高出所述浅沟槽隔离结构的数值范围为1000埃至1400埃之间。
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