CN117116858A - 半导体结构及其制备方法 - Google Patents

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CN117116858A CN202310987549.3A CN202310987549A CN117116858A CN 117116858 A CN117116858 A CN 117116858A CN 202310987549 A CN202310987549 A CN 202310987549A CN 117116858 A CN117116858 A CN 117116858A
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Abstract

本申请提供一种半导体结构及其制备方法。其中，制备方法包括：提供一衬底；在衬底上形成有源结构，有源结构具有第一部分和第二部分；在衬底上形成浅沟槽隔离层，以覆盖第二部分；在浅沟槽隔离层之上形成刻蚀阻挡层；基于所述第一部分，形成底层晶体管；倒片并刻蚀衬底以及浅沟槽隔离层，以暴露刻蚀阻挡层以及第二部分；基于第二部分形成顶层晶体管。底层晶体管的第一栅极结构与顶层晶体管的第二栅极结构位于刻蚀阻挡层相对的两侧。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路领域，尤其涉及一种半导体结构及其制备方法。
背景技术
在摩尔定律不断深化的当下，继续推进晶体管尺寸微缩是当前业界研发的热点问题。堆叠晶体管(complementary field effect transistors，CFETs)通过将两层或多层晶体管在垂直空间内集成，实现进一步提升晶体管集成密度，成为延续集成电路尺寸微缩的重要技术之一。
制造堆叠晶体管的工艺采用单片(monolithic)方案或是顺序(sequential)方案，均存在制造工艺难度大、复杂度高的问题。因此，为了简化工艺流程，降低制造难度，堆叠晶体管的制造工艺仍然需要持续的进行改进。
发明内容
本申请提供一种半导体结构及其制备方法，以简化堆叠晶体管的工艺流程，降低制造难度。
第一方面，本申请实施例提供一种半导体结构的制备方法，该方法包括：提供一衬底；在衬底上形成有源结构，其中，有源结构具有第一部分和第二部分，第二部分位于第一部分的下方；在衬底上形成浅沟槽隔离层，以覆盖第二部分；在浅沟槽隔离层之上形成刻蚀阻挡层；基于第一部分，形成底层晶体管；倒片并去除衬底以及浅沟槽隔离层，以暴露刻蚀阻挡层以及第二部分；基于第二部分形成顶层晶体管，底层晶体管的第一栅极结构与顶层晶体管的第二栅极结构位于刻蚀阻挡层相对的两侧。
在一些可能的实施方式中，底层晶体管的第一栅极结构与顶层晶体管的第二栅极结构不同；和/或，底层晶体管与顶层晶体管的极性相反。
在一些可能的实施方式中，在浅沟槽隔离层之上形成刻蚀阻挡层之后，方法还包括：在第一部分和第二部分的连接处进行离子注入，形成隔离层，隔离层用于对第一部分和第二部分进行电学隔离。
在一些可能的实施方式中，离子注入的离子包括P型离子、N型离子或氧离子。
在一些可能的实施方式中，刻蚀阻挡层隔离底层晶体管的第一栅极结构与顶层晶体管的第二栅极结构。
在一些可能的实施方式中，底层晶体管为环栅场效应管或鳍式场效应管；顶层晶体管为环栅场效应管或鳍式场效应管。
第二方面，本申请实施例提供一种半导体结构，该半导体结构采用如上述第一方面任一实施例中的制备方法制成，包括：底层晶体管；顶层晶体管，顶层晶体管与底层晶体管层叠设置；其中，底层晶体管的第一有源区与顶层晶体管的第二有源区组成有源结构，且底层晶体管的第一栅极结构与顶层晶体管的第二栅极结构之间设置有刻蚀阻挡层。
在一些可能的实施方式中，底层晶体管中的第一栅极结构与顶层晶体管中的第二栅极结构设置在有源区相对的两端。
在一些可能的实施方式中，有源区为鳍结构，鳍结构还包括用于电学隔离有源区和第二有源区的隔离层，隔离层是通过在第一有源区和第二有源区的连接处进行离子注入形成的。
在一些可能的实施方式中，离子注入的离子包括P型离子、N型离子或氧离子。
第三方面，本申请实施例提供一种半导体器件，包括：如上述实施例所述的半导体结构。
第四方面，本申请实施例提供一种电子设备，包括：电路板以及如上述实施例所述的半导体器件，半导体器件设置于电路板。
本申请提供的技术方案可以包括以下有益效果：
在本申请实施例中，通过提供一衬底，并在衬底上形成有源结构，使得通过一个工艺即可形成两个晶体管的有源结构；通过利用有源结构的第一部分形成底层晶体管，倒片后利用有源结构的第二部分形成顶层晶体管，使得上下两层晶体管共用有源结构且实现自对准。另外，在有源结构两侧的沟道处，设置有刻蚀阻挡层；从而基于刻蚀阻挡层的位置，可控制能够暴露出刻蚀阻挡层的上下两侧的有源结构的高度。有源结构的高度可控使得制备过程中产生的底层晶体管中的第一有源区的高度与顶层晶体管中的第二有源区的高度均具有较低的涨落，从而实现提升半导体结构的制备精度，保证半导体结构的一致性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请实施例中半导体结构的制备方法的一种实施流程示意图。
图2为本申请实施例中半导体结构的第一种结构示意图。
图3至图14为本申请实施例图2所示的第一种半导体结构在制备过程中沿A-A＇截面的结构示意图。
图15为本申请实施例中半导体结构的第二种结构示意图。
图16至图26为本申请实施例图15所示的第二种半导体结构在制备过程中沿A-A＇截面的结构示意图。
以上各图：
1、半导体结构；2、底层晶体管；3、顶层晶体管；4、底层晶体管中的金属图案；5、顶层晶体管中的金属图案；11、有源结构；11a、鳍结构；11b、纳米片结构；111、底层晶体管中的第一有源区；112、顶层晶体管中的第二有源区；12、半导体结构中的栅极结构；13、源漏金属结构；14、衬底；15、第一浅沟槽隔离层；16、第二浅沟槽隔离层；17、刻蚀阻挡层；18、底层晶体管中的伪栅结构；19、底层晶体管中的栅极结构；191、底层晶体管中的栅介质层；192、底层晶体管中的栅电极层；20、底层晶体管中的源极/漏极；21、第一金属图案；22、第二金属图案；23、绝缘层；24、载片；25、顶层晶体管中的源极/漏极；26、顶层晶体管中的栅极结构；261、顶层晶体管中的栅介质层；262、顶层晶体管中的栅电极层。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。
在摩尔定律不断深化的当下，继续推进晶体管尺寸微缩是当前业界研发的热点问题。堆叠晶体管通过三维晶体管堆叠，可以实现两层或多层晶体管在垂直空间内的集成，有助于进一步提升晶体管集成密度，提高电路性能，被认为是延续集成电路尺寸微缩的重要技术之一。
在一实施例中，堆叠晶体管(CFETs)的制造工艺存在两种方案，第一种是单片方案，第二种是顺序方案。
第一种方案，同一个衬底上制作N沟道场效应晶体管(N field effecttransistors，NFET)和P沟道场效应晶体管(P field effect transistors，PFET)。具体通过重复曝光、刻蚀、扩散等工序，将两个晶体管垂直堆积。这决定了同层晶体管必须是同一类型的，即NFET或PFET。并且，同层晶体管要严格在同一平面空间，不存在对准偏差。该方案的优点是具有更好的集成密度。该方案的缺点包括以下两点：(1)工艺复杂，需做大量工艺技术的开发和优化；(2)每一层晶体管极性固定，必须依赖两层晶体管才能组成基本的互补型金属氧化物半导体电路(complementary metal-oxide-semiconductor，CMOS)电路，设计灵活性差。
第二种方案，基于晶圆键合逐层加工。具体通过在已制作好的下侧(底侧)晶体管的上部，粘贴晶圆来制造上侧(顶侧)晶体管的方式，将两个晶体管垂直堆积。然而，该方案目前存在以下技术上的挑战：(1)高质量上层晶体管有源层的制备；(2)上层晶体管键合晶圆的减薄和缺陷控制；(3)上下层晶体管存在着对准误差，对于光刻精度要求极高。
上述两种方案面临的共同的技术难点包括：(1)在制作上层器件时，底层器件的热稳定性；(2)顶层器件在低热预算下的性能；(3)层与层之间晶体管的金属互联。
为了解决上述技术问题，本申请提供一种半导体结构及其制备方法，以实现简化堆叠晶体管的工艺流程，降低制造难度。
在本申请实施例中，半导体结构可以应用于如存储器、处理器等半导体器件。半导体结构包括至少两个晶体管，例如以底层晶体管和顶层晶体管为例。底层晶体管和顶层晶体管相背设置。其中，底层晶体管中的第一有源区和顶层晶体管中的第二有源区是通过同一工序形成的，此时，可以理解为底层晶体管与顶层晶体管共用有源结构。
在一实施例中，底层晶体管中的栅极结构和顶层晶体管中的栅极结构之间可以设置有刻蚀阻挡层。在半导体结构的制备过程中，基于刻蚀阻挡层所在的位置，可以控制第一有源区和第二有源区被暴露出来的高度；基于第一有源区和第二有源区的高度可控，可以实现降低有源结构的高度的偏差，即实现低涨落的有源结构。
下面结合上述半导体结构，对本申请实施例提供的制备方法进行说明。
图1为本申请实施例中半导体结构的制备方法的一种实施流程示意图。图2为本申请实施例中半导体结构的第一种结构示意图。图15为本申请实施例中半导体结构的第二种结构示意图。结合图2和图15所示的半导体结构，以及参见图1所示，上述半导体结构1的制备方法可以包括：
S101，提供一衬底14。
可以理解的，衬底14可以为硅衬底，也可以为绝缘体上硅(silicon-on-insulator，SOI)衬底，当然，还可以为其他半导体材料的衬底，本申请实施例对此不做具体限定。
S102，在衬底14上形成有源结构11。
可以理解的，在衬底14上进行干蚀刻、湿蚀刻、反应离子蚀刻等刻蚀工艺，可以形成有源结构11。
这里，有源结构11可以是一个或者多个鳍状结构(参见图2中的鳍结构11a)、多个平行设置的纳米片(参见图18中的纳米片结构11b)等结构。其中，有源结构11为鳍状结构时，晶体管为鳍式场效应晶体管(fin field effect transistor，FinFET)；有源结构为多个平行设置的纳米片时，晶体管为全环绕栅极晶体管(gate-all-around field effecttransistor，GAAFET)。
在一实施例中，半导体结构1中的底层晶体管2和顶层晶体管3可以为有源结构同类型的晶体管，例如可以都为鳍式场效应晶体管，或者全环绕栅极晶体管。
S103，在衬底14上形成浅沟槽隔离层，以覆盖有源结构11的第二部分(即第二有源区112)。
可以理解的，在通过S102刻蚀衬底14之后，在被刻蚀掉的位置处形成沟槽。在沟槽位置处，可以填充氧化物覆盖第二有源区112，以形成浅沟槽隔离(shallow trenchisolation，STI)层(下述简称浅沟槽隔离层16，即第二浅沟槽隔离层)。
在一实施例中，形成浅沟槽隔离层16的氧化物可以为：硅基氧化物(SiOx，x为氧原子的个数)，例如是二氧化硅(SiO2)等。
S104，在浅沟槽隔离层16之上，形成刻蚀阻挡层17。
可以理解的，在通过S103形成浅沟槽隔离层16之后，在浅沟槽隔离层16之上沉积阻挡材料，形成刻蚀阻挡层17。这里，形成刻蚀阻挡层17的阻挡材料与形成浅沟槽隔离层16的氧化物不同。可选的，形成刻蚀阻挡层17的阻挡材料与形成浅沟槽隔离层16的氧化物在进行刻蚀工艺时，能够呈现高选择比，从而保证阻挡材料不被刻蚀而氧化物可被刻蚀。
示例性的，当形成浅沟槽隔离层16的氧化物为硅基氧化物时，形成刻蚀阻挡层17的阻挡材料可为氮化硅(SiN)、碳氧化硅(SiCO)、硅硼碳氮(SiBCN)、氧化钛(TiOx)、氧化铝(AlOx)等。
在一实施例中，形成刻蚀阻挡层17的阻挡材料还可以是绝缘材料，以实现电学隔离底层晶体管2中的栅极结构(下述简称栅极结构19，即第一栅极结构)和顶层晶体管3中的栅极结构(下述简称栅极结构26，即第二栅极结构)。
在一实施例中，刻蚀阻挡层17的厚度可根据实际需求进行选择，本申请实施例对此不做具体限定。例如是5nm-25nm。
S105，基于有源结构11的第一部分(即第一有源区111)，形成底层晶体管2。
可以理解的，在通过S103形成浅沟槽隔离层16，以及通过S104在浅沟槽隔离层16上形成刻蚀阻挡层17之后，仍然能够暴露出第一有源区111。基于被暴露的第一有源区111，可以进行前道工艺(如形成隔离、栅结构、源漏、接触孔等)和后道工艺134(如互联线间介质沉积、金属线条形成、引出焊盘形成等)，以形成底层晶体管2。
S106，倒片并去除衬底14以及浅沟槽隔离层16，以暴露刻蚀阻挡层17以及有源结构的第二部分(即第二有源区112)。
可以理解的，通过S101至S105可以形成半导体结构1的底层晶体管2，接下来，对半导体结构1进行倒片，将衬底14朝上放置，以进行后续制备工艺。
其中，后续制备工艺至少包括：去除衬底14和浅沟槽隔离层16。
在一实施例中，在倒片之后，先去除衬底14，以暴露出浅沟槽隔离层16和第二有源区112与衬底14相接触的端部；再通过刻蚀浅沟槽隔离层16，直至刻蚀阻挡层17，实现完全暴露第二有源区112。
这里，去除衬底14可采用抛光处理或者化学机械平坦化(chemical-mechanicalplanarization，CMP)处理，使得后续对浅沟槽隔离层16进行刻蚀时，位于不同沟槽处的浅沟槽隔离层16对应的刻蚀深度相同，从而使得暴露出的第二有源区112的高度相同。
需要注意的是，刻蚀浅沟槽隔离层16所采用刻蚀方法不会刻蚀掉刻蚀阻挡层17，从而基于刻蚀阻挡层的阻挡作用，可控制暴露出的第二有源区112的高度，实现第二有源区的低涨落。另外，刻蚀阻挡层17位于栅极结构19和栅极结构26之间可以用于隔离底层晶体管2的栅极结构19和顶层晶体管3的栅极结构26。其中，浅槽隔离层121的厚度可以根据具体情况进行设计，本申请实施例对此不作具体限定。
S107，基于有源结构的第二部分，形成顶层晶体管3。
可以理解的，通过S106暴露出第二有源区112，可以采用与S105相同的方法，基于第二有源区112，形成顶层晶体管3。具体工艺可参考S105中的描述，本申请实施例对此不作赘述。
在本申请实施例中，通过提供一衬底，并在衬底上形成有源结构，使得通过一个工艺即可形成两个晶体管的有源结构；通过利用有源结构的第一部分形成底层晶体管，倒片后利用有源结构的第二部分形成顶层晶体管，使得上下两层晶体管共用有源结构且实现自对准。另外，在有源结构两侧的沟道处，设置有刻蚀阻挡层；从而基于刻蚀阻挡层的位置，可控制能够暴露出刻蚀阻挡层的上下两侧的有源结构的高度。有源结构的高度可控使得制备过程中产生的底层晶体管中的第一有源区的高度与顶层晶体管中的第二有源区的高度均具有较低的涨落，从而实现提升半导体结构的制备精度，保证半导体结构的一致性。
下面，以底层晶体管和顶层晶体管为鳍式场效应晶体管为例，来对本申请实施例所提供的半导体结构进行说明。
图2为本申请实施例中半导体结构的第一种结构示意图。其中，图2中的(a)为半导体结构的等效俯视图，需要说明的是，为便于理解，等效俯视图中仅示出了半导体结构的有源结构11、栅极结构12和源漏金属结构13；(b)为沿有源结构11的截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏金属结构13的截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅极结构12的截面(即C-C＇方向)所做的半导体结构的切面图。
参见图2的(b)至(d)所示，半导体结构1可以包括至少两个晶体管，例如以底层晶体管2和顶层晶体管3为例。底层晶体管2和顶层晶体管3相背设置。其中，底层晶体管2和顶层晶体管3共用有源结构11。
可以理解的，鳍式场效应晶体管中，有源结构11可以为鳍结构11a。底层晶体管2与顶层晶体管3共用有源结构11时，底层晶体管2中的第一有源区111可由鳍结构11a的第一部分形成，顶层晶体管中的第二有源区112可由鳍结构11a的第二部分形成。通常，鳍结构11a的第一部分和鳍结构11a的第二部分通过一次工艺形成。
在一实施例中，底层晶体管2的栅极结构(下述简称栅极结构19，即第一栅极结构)包裹第一有源区111，使得第一有源区111不外露；顶层晶体管3的栅极结构(下述简称栅极结构26，即第二栅极结构)包裹第二有源区112，使得第二有源区112不外露。
在一实施例中，栅极结构19和栅极结构26之间设置电学隔离结构。电学隔离结构可以是绝缘介质层、绝缘薄膜等结构。以图2的(b)至(d)所示的半导体结构1为例，电学隔离结构也可以是包括位于栅极结构19和栅极结构26之间的刻蚀阻挡层17。
可以理解的，刻蚀阻挡层17的一面贴合栅极结构19，另一面贴合栅极结构26，以电学隔离底层晶体管2和顶层晶体管3中的栅极结构。刻蚀阻挡层17可由阻挡材料沉积后获得，具体工艺步骤可参考后续图3至图17所对应实施例中的描述。
在一实施例中，栅极结构19和栅极结构26相对设置。以图2的(b)至(d)所示的半导体结构1为例，栅极结构19和栅极结构26被设置在鳍结构11a的相对的两端。
可以理解的，栅极结构19可以设置在鳍结构11a的下端，覆盖鳍结构11a的底表面和侧表面；栅极结构26可以设置在鳍结构11a上端，覆盖鳍结构11a的顶表面和侧表面。
在一实施例中，底层晶体管2和顶层晶体管3可被分别控制，独立工作。或者，底层晶体管2和顶层晶体管3可被同时控制，协同工作。
在一实施例中，底层晶体管2的底部还连接有载片24，载片24用于半导体结构1与其他外部结构件(例如电路板)电学隔离。
在一实施例中，第一有源区111和第二有源区112的连接处设置有隔离层(图中未示出)，隔离层用于电学隔离底层晶体管2和顶层晶体管3的有源区。
在一实施例中，栅极结构19和栅极结构26可以不同。
可以理解的，栅极结构19和栅极结构26可以具有不对称的结构。或者，栅极结构19和栅极结构26的形成材料可以不相同。
示例性的，栅极结构19和栅极结构26可以在衬底的垂直方向上不对称，例如是栅极结构19与栅极结构26的长度不同。如此，可以根据实际需要更加灵活的设计半导体结构1中的底层晶体管2和顶层晶体管3的结构。
下面结合上述制备方法，对图2所示的半导体结构的制备过程进行说明。图3至图14为本申请实施例图2所示的第一种半导体结构在制备过程中沿A-A＇截面的结构示意图。
在一实施例中，结合图1至图17，以底层晶体管2和顶层晶体管3为鳍式场效应晶体管为例，第一种半导体结构的制备过程可以包括以下步骤：
第一步：提供衬底14，并通过刻蚀衬底14，在衬底14上形成多个鳍结构11a，获得如图3所示的结构。
可以理解的，在衬底14上形成沿同一方向延伸的多个鳍结构11a。这里，可以使用例如光刻技术来图案化衬底14，一次形成多个鳍结构11a。
其中，光刻技术的步骤可以包括：沉积光刻胶材料、曝光并显影光刻胶材料、去除光刻胶材料的一部分、刻蚀以去除光刻胶材料的部分所对应的材料层等。
在一实施例中，鳍结构11a的高度需满足半导体结构1的使用需求。也就是说，鳍结构11a的第一部分能够在后续工艺中形成底层晶体管2的第一有源区111；鳍结构11a的第二部分能够在后续工艺中形成顶层晶体管3的第二有源区112。
在一实施例中，鳍结构11a的高度可以大于100nm。衬底14可以为硅衬底或SOI衬底，硅衬底的材料可以包括但不限于：硅(Si)、硅锗(SiGe)、碳化硅锗(SiGeC)和碳化硅(SiC)。
第二步：在多个鳍结构11a之间的沟槽处以及多个鳍结构11a的两侧沉积氧化物，以形成浅沟槽隔离层(下述简称浅沟槽隔离层15，即第一浅沟槽隔离层)，并对浅沟槽隔离层15进行平坦化处理。
可以理解的，在图3所示的衬底14上沉积氧化物，可得到图4。其中，氧化物可以包括但不限于以下任一种：氮化硅(SiN)、二氧化氮(SiO2)或氧碳化硅(SiCO)。在一实施例中，浅沟槽隔离层15还可以是非晶硅、非晶碳、类金刚石碳，但不限于此。
在一实施例中，氧化物沉积的厚度应使浅沟槽隔离层15与鳍结构11a的高度一致。
第三步：刻蚀浅沟槽隔离层15的上半部分，使得鳍结构11a的第一部分(即第一有源区111)暴露出来。在暴露出来的多个鳍结构11a的第一部分和未暴露的第二部分(即第二有源区112)之间的连接处进行离子注入，以形成电学隔离层(图中未示出)。
可以理解的，对图4所示的浅沟槽隔离层15进行刻蚀，可得到图5。如图5所示，刻蚀浅沟槽隔离层15能够形成浅沟槽隔离层(下述简称浅沟槽隔离层16，即第二浅沟槽隔离层)。浅沟槽隔离层16在俯视半导体结构1的方向观察时，围绕或包裹鳍结构11a。浅沟槽隔离层16在A-A＇截面观察时，其高度等于第二有源区112的高度。
这里，刻蚀工艺可以采用干刻蚀、湿刻蚀、反应离子刻蚀等工艺。刻蚀溶剂可以为DHF溶液或BOE溶液。
在一些实施例中，可以对图5所示的鳍结构11a进行离子注入，形成隔离层。隔离层位于第一有源区111和第二有源区112的连接处。
可选的，离子注入的离子包括P型离子、N型离子或氧离子。其中，P型离子包括硼离子、镓离子和铟离子中的一种或多种；N型离子包括磷离子、砷离子和锑离子中的一种或多种。
可以理解的，鳍结构11a的中部注入P型离子和N型离子后，形成隔离层。隔离层与第一有源区111形成PN结，或者和第二有源区112形成PN结，实现对第一有源区111和第二有源区112进行电学隔离。或者，鳍结构11a注入氧离子后，形成隔离层。这一过程中，通过将高剂量氧离子注入到单晶硅中形成隔离层，同样实现对第一有源区111和第二有源区112进行电学隔离。
第四步：基于暴露出来的上述多个鳍结构11a的第一部分，在多个鳍结构11a之间的沟槽处以及多个鳍结构11a的两侧沉积阻挡材料，获得图6所示的结构。
可以理解的，在图5所示的半导体结构1上沉积阻挡材料，沉积至高出整个第一有源区111。随后，采用干法或湿法刻蚀的方式刻蚀阻挡材料，完成第一有源区111暴露，以及将第一有源区111两侧的阻挡材料刻蚀至形成预设高度的刻蚀阻挡层17，获得图6所示的结构。预设高度的刻蚀阻挡层，在A-A＇截面观察时，可以暴露出第一有源区111。
这里，形成刻蚀阻挡层17的阻挡材料与形成浅沟槽隔离层16的氧化物不同。示例性的，当形成浅沟槽隔离层16的氧化物为硅基氧化物时，形成刻蚀阻挡层17的阻挡材料可为氮化硅(SiN)、氧碳化硅(SiCO)、硅硼碳氮(SiBCN)、氧化钛(TiOx)、氧化铝(AlOx)等。
在一实施例中，形成刻蚀阻挡层17的阻挡材料还可以是绝缘材料，以实现电学隔离底层晶体管2中的栅极结构19和顶层晶体管3中的栅极结构26。
第五步：基于暴露出来的上述多个鳍结构11a的第一部分，在多个鳍结构11a之间的沟槽处以及多个鳍结构11a的两侧沉积硅基材质，沉积的硅基材质形成底层晶体管2的伪栅结构(下述简称伪栅结构18)，获得如图7所示的结构。
可以理解的，在图6所示的刻蚀阻挡层17之上，基于暴露出来的第一有源区111，可以沉积硅基材质，得到如图7所示的结构。
其中，硅基材质的沉积高度大于多个鳍结构11a的上半部分的高度，即，硅基材质包覆上述第一有源区111。硅基材质包括：多晶硅、微晶硅、非晶硅等。
需要说明的是，在形成底层晶体管2的伪栅结构18之后，可以在底层晶体管2的伪栅结构18的两侧形成侧墙结构(图中未示出)。该侧墙结构的材料可以包括但不限于：氮化硅、碳化硅、氮氧化硅等。其中，该侧墙结构可以通过电介质沉积和刻蚀工艺来完成。
第六步：利用伪栅极结构18形成源极/漏极，以及去除伪栅极结构18形成栅极结构19。获得如图8所示的结构。
其中，具体工艺为：通过利用伪栅极结构18自对准在伪栅极结构18两侧形成底层晶体管2的源极/漏极(下述简称源极/漏极20)。后续，去除伪栅极结构18，在伪栅极结构18去除后暴露出来的第一有源区111上形成栅极结构19，该栅极结构19可以是高介电常数金属栅(High-K metal gate，HKMG)。
其中，栅极结构19至少包括：底层晶体管2的栅介质层(下述简称栅介质层191)和底层晶体管2的栅电极层(下述简称栅电极层192)。栅介质层191形成于第一有源区111之上，栅电极层192形成于栅介质层191之上。栅介质层191可以由氧化硅层加高K值的氧化铪层构成，且氧化硅层和氧化铪层的厚度可以根据底层晶体管2的极性和性能确定。
示例性的，底层晶体管2的栅介质层191可以包括：0.6nm氧化硅层和1.7nm氧化铪层。栅电极层192可以由多层的电极材料组成，每层的电极材料包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。
在一实施例中，外延形成源极/漏极20的半导体材料可例如为锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、磷砷化镓(GaAsP)或其它合适的材料。
在一实施例中，栅极结构19可以完全包覆第一有源区111。
第七步：在栅极结构19的上方完成底层晶体管2的后道工艺，获得图9所示的结构。
可以理解的是，为了控制源极/漏极20和栅极结构19的工作，可以分别在源极/漏极20和栅极结构19之上形成金属图案(下述简称金属图案4)。金属图案4包括第一金属图案21和第二金属图案22，第一金属图案21和第二金属图案22分别电连接源极/漏极20和外部电源，以实现为底层晶体管2供电，控制底层晶体管2工作。
其中，第二金属图案22可电连接多个第一金属图案21，多个第一金属图案21可分别接触源极/漏极20和栅极结构19。
第八步：在图9所示的底层晶体管2上沉积一层绝缘层(下述简称绝缘层23)，绝缘层23的材料可以为氧化硅；在绝缘层23的上方，将载片24与底层晶体管2键合，获得如图10所示的结构。
其中，键合后的载片24可以在倒片后，为翻转后的底层晶体管2提供物理支撑，有效防止在制备顶层晶体管3的过程中，底层晶体管2破碎的情况发生。
第九步：在完成底层晶体管2相关的工艺之后，可以对图9所示的半导体结构1进行倒片，获得图11。半导体结构1倒片后实现上下翻转，以便自上而下形成顶层晶体管3，方便后续加工。
可以理解的是，围绕第一有源区111形成的源极/漏极20和栅极结构19，在半导体结构1进行翻转后，与有第一有源区111共同构成半导体结构1中的底层晶体管2。而翻转后位于上部的第二有源区112，则用来形成顶层晶体管3。
第十步：倒片后采用化学机械平坦化(chemical mechanical planarization，CMP)去除衬底14，获得图12所示的结构。去除衬底14后，暴露鳍结构11a的第二部分和浅沟槽隔离层16。
可以理解的，对底层晶体管2进行倒片后，衬底14朝上放置，可以先去掉衬底14部分，直至俯视半导体结构1时，能够观测到浅沟槽隔离层16和第二有源区112。
第十一步：刻蚀浅沟槽隔离层16直至刻蚀阻挡层17，使得多个鳍结构11的第二部分暴露出来，获得如图13所示的结构。
可以理解的，如图13所示，完全刻蚀浅沟槽隔离层16至保留刻蚀阻挡层17。刻蚀阻挡层17可以起到隔离底层晶体管的栅极结构19和顶层晶体管3的栅极结构26的作用。刻蚀阻挡层17的厚度根据具体情况进行设置，本申请实施例对此不作限定。刻蚀掉浅沟槽隔离层16后，第二有源区112也随之暴露出来。
需要注意的是，刻蚀浅沟槽隔离层16所采用刻蚀方法不会刻蚀掉刻蚀阻挡层17，从而基于刻蚀阻挡层的阻挡作用，可控制暴露出的第二有源区112的高度，实现第二有源区的低涨落。
需要注意的是，第一有源区111和第二有源区112由同一工艺制备而成，从而实现底层晶体管2和顶层晶体管3的自对准，能够降低制造难度，提高制造精度。
第十二步：基于暴露出来的上述多个鳍结构11a的第二部分，在多个鳍结构11a之间的沟槽处以及多个鳍结构11的两侧沉积硅基材质，沉积的硅基材质形成顶层晶体管3的伪栅结构(未图示)。具体工艺可参见第五步，本申请实施例对此不作赘述。
第十三步：利用顶层晶体管3的伪栅极结构形成顶层晶体管3的源极/漏极25和栅极结构26，以及在栅极结构26的上方完成底层晶体管2的后道工艺，获得如图14所示的结构。具体工艺可参见第六步和第七步，本申请实施例对此不作赘述。
在一实施例中，由于底层晶体管2和顶层晶体管3的极性不同，栅极结构19和栅极结构26的材料种类可以不完全相同。另外，栅极结构19可以与栅极结构26的形状相同，栅极结构19也可以与栅极结构26的形状不相同，本申请实施例对此不做具体限定。
在一实施例中，栅介质层191与栅介质层261还可以由不同的材料构成，本申请实施例对此不做具体限定。
第十四步：在如图14所示的半导体结构1的顶层晶体管3上，沉积绝缘层23，实现对顶层晶体管3的封装，获得图2所示的半导体结构1。
至此，完成本申请实施例中的第一种半导体结构的制备。
在本申请实施例中，通过提供一衬底，并在衬底上形成鳍结构，使得通过一个工艺即可形成两个晶体管的有源区；通过利用鳍结构的第一部分形成底层晶体管，倒片后利用鳍结构的第二部分形成顶层晶体管，使得上下两层晶体管共用鳍结构且实现自对准。另外，在鳍结构两侧的沟道处，设置有刻蚀阻挡层；从而基于刻蚀阻挡层的位置，可控制能够暴露出刻蚀阻挡层的上下两侧的鳍结构的高度。鳍结构的高度可控使得制备过程中产生的底层晶体管中的第一有源区的高度与顶层晶体管中的第二有源区的高度均具有较低的涨落，从而实现提升半导体结构的制备精度，保证半导体结构的一致性。
在一些可能的实施方式中，上述第一种半导体结构中的第一有源区111和第二有源区112可分别由不同晶格常数的材料形成，从而使得底层晶体管和顶层晶体管所共用的有源结构中产生对应的沟道应力。基于鳍结构中产生的沟道应力，实现将底层晶体管和顶层晶体管的性能进行匹配，保证顶层晶体管和底层晶体管的正常工作。
示例性的，可以在衬底14上依次沉积第一晶格常数的材料和第二晶格常数的材料，形成第一材料层和第二材料层。再通过同一工艺刻蚀第一材料层和第二材料层，形成鳍结构11。第一晶格常数的材料对应形成鳍结构11的第二部分(即第二有源区112)，第二晶格常数材料对应形成鳍结构11的第一部分(即第二有源区111)。
这里，第一晶格常数与第二晶格常数不同。例如，第一晶格常数的材料是硅锗(SiGe)；第二晶格常数的材料是硅(Si)。或者，第一晶格常数的材料是硅(Si)；第二晶格常数的材料是硅锗(SiGe)。
需要说明的是，假设第一晶格常数的材料为硅锗(SiGe)，第二晶格常数的材料为硅(Si)，则第二有源区112为应力源，从而基于第二有源区112可形成P型场效应晶体管，基于第一有源区111可形成N型场效应晶体管。
下面，以底层晶体管和顶层晶体管为全环绕栅极晶体管为例，来对本申请实施例所提供的半导体结构进行说明。
图15为本申请实施例中半导体结构的第二种结构示意图。其中，图15中的(a)为半导体结构的俯视图，需要说明的是，为便于理解，俯视图中仅示出了半导体结构的有源结构11、栅极结构12和源漏金属结构13；(b)为沿有源结构11的横截面(即A-A＇方向)所做的半导体结构的切面图；(c)为沿源漏金属结构13的纵截面(即B-B＇方向)所做的半导体结构的切面图；(d)为沿栅极结构12的横截面(即C-C＇方向)所做的半导体结构的切面图。
参见图15的(b)至(d)所示，半导体结构1可以包括至少两个晶体管，例如以底层晶体管2和顶层晶体管3为例。底层晶体管2和顶层晶体管3相背设置。其中，底层晶体管2和顶层晶体管3共用有源结构11。
可以理解的，全环绕栅极晶体管中，有源结构11可以为纳米片结构11b。底层晶体管2与顶层晶体管3共用有源结构11时，底层晶体管2中的第一有源区111(即多个纳米片结构11b的第一部分)和顶层晶体管中的第二有源区112(即纳米片结构11b的第二部分)可通过形成多个纳米片结构11b的工艺一同形成。
需要说明的是，图15所示的半导体结构，除有源结构11(鳍结构11a)与图2中的有源结构11(纳米片结构11b)不同之外，其余结构均相同。因此，图15所示的半导体结构可参照图2对应实施例中的描述，本申请实施例对此不作赘述。
下面结合上述制备方法，对图15所示的半导体结构的制备过程进行说明。图16至图26为本申请实施例图15所示的第二种半导体结构在制备过程中沿A-A＇截面的结构示意图。
在一实施例中，结合图1、图15至图26，以底层晶体管2和顶层晶体管3为全环绕栅极晶体管为例，半导体结构的一种制备过程可以包括以下步骤：
第一步：提供衬底14，并通过刻蚀衬底14，在衬底14上形成纳米片结构11b。
可以理解的，提供形成多个纳米片所需的衬底14，该衬底14可由两种不同的半导体材料(即第一半导体材料和第二半导体材料)依次堆叠而成，这两种半导体材料可以为以下任意两种材料的组合：硅(Si)、硅锗(SiGe)、碳化硅锗(SiGeC)和碳化硅(SiC)。随后，在衬底14上形成堆叠在一起的纳米片结构11b，获得如图16所示的结构。
在一实施例中，纳米片结构11b的高度需满足半导体结构1的使用需求。也就是说，纳米片结构11b的第一部分能够在后续工艺中形成底层晶体管2的第一有源区111；纳米片结构11b的第二部分能够在后续工艺中形成顶层晶体管3的第二有源区112。
第二步：在纳米片结构11b的两侧沉积氧化物，以形成浅沟槽隔离层15，并对浅沟槽隔离层15进行平坦化处理，获得图17所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第二步。
第三步：刻蚀浅沟槽隔离层15的上半部分，获得浅沟槽隔离层16，使得纳米片结构11b的第一部分(即第一有源区111)暴露出来，获得图18所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第三步。
第四步：在纳米片结构11b的两侧的浅沟槽隔离层16之上沉积阻挡材料，获得图19所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第四步。
第五步：基于暴露出来的上述纳米片结构11b的第一部分，在纳米片结构11b的两侧以及上方沉积硅基材质，沉积的硅基材质形成底层晶体管2的伪栅结构18，获得图20所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第五步。
第六步：利用伪栅极结构18的两侧形成源极/漏极20，以及去除伪栅极结构18形成栅极结构19，获得如图21所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第六步。与第一种半导体结构的区别在于全环绕栅极晶体管的纳米片表面形成全包围式的栅介质层及栅电极层。
第七步：采用选择性刻蚀的工艺方法，通过刻蚀去除纳米片结构11b的第一部分中的第一半导体材料，未被刻蚀的第二半导体材料呈片状分布，至此便形成了底层晶体管2中的平行设置的多个纳米片。
第八步：在栅极结构19的上方完成底层晶体管2的后道工艺，获得图22所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第七步至第八步。
第九步：对图22所示的半导体结构1进行倒片，获得图23。具体工艺可以参考第一种半导体结构的制备方法中的第九步。
第十步：倒片后采用化学机械平坦化(chemical mechanical planarization，CMP)去除衬底14，获得图24所示的结构。去除衬底14后，暴露纳米片结构11b的第二部分和浅沟槽隔离层16。具体工艺可以参考第一种半导体结构的制备方法中的第十步。
第十一步：刻蚀浅沟槽隔离层16直至刻蚀阻挡层17，使得纳米片结构11b的第二部分(即第二有源区112)暴露出来，获得如图25所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第十一步。
第十二步：基于暴露出来的上述纳米片结构11b的第二部分，在第二部分的两侧沉积硅基材质，沉积的硅基材质形成底层晶体管2的伪栅结构(未图示)。具体工艺可以参考第一种半导体结构的制备方法中的第十二步。
第十三步：利用伪栅极结构形成顶层晶体管3的源极/漏极25和栅极结构26，以及在栅极结构26的上方完成底层晶体管2的后道工艺，获得如图26所示的结构。具体工艺可以参考第一种半导体结构的制备方法中的第十三步。
第十四步：在如图26所示的半导体结构1的顶层晶体管3上，沉积绝缘层23，实现对顶层晶体管3的封装，获得图15所示的半导体结构1。具体工艺可以参考第一种半导体结构的制备方法中的第十四步。
至此，完成本申请实施例中的第二种半导体结构的制备。
在本申请实施例中，通过提供一衬底，并在衬底上形成纳米片结构，使得通过一个工艺即可形成两个晶体管的有源区；通过利用纳米片结构的第一部分形成底层晶体管，倒片后利用纳米片结构的第二部分形成顶层晶体管，使得上下两层晶体管共用有源够且实现自对准。另外，在纳米片结构的两侧设置有刻蚀阻挡层；从而基于刻蚀阻挡层的位置，可控制能够暴露出刻蚀阻挡层的上下两侧的纳米片结构的高度。纳米片结构的高度可控使得制备过程中产生的底层晶体管中的第一有源区的高度与顶层晶体管中的第二有源区的高度均具有较低的涨落，从而实现提升半导体结构的制备精度，保证半导体结构的一致性。
在本申请实施例中的描述中，参考术语“一个实施例”、“一实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请实施例的至少一个实施例或示例中。在本申请中，对上述术语的示意性表述不是必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本申请中描述的不同实施例或示例以及不同实施例或示例的特征进行结合。
以上所述仅为本申请的较佳实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成有源结构，其中，所述有源结构具有第一部分和第二部分，所述第二部分位于所述第一部分的下方；
在所述衬底上形成浅沟槽隔离层，以覆盖所述第二部分；
在所述浅沟槽隔离层之上形成刻蚀阻挡层；
基于所述第一部分，形成底层晶体管；
倒片并去除所述衬底以及所述浅沟槽隔离层，以暴露所述刻蚀阻挡层以及所述第二部分；
基于所述第二部分形成顶层晶体管，所述底层晶体管的第一栅极结构与所述顶层晶体管的第二栅极结构位于所述刻蚀阻挡层相对的两侧。
2.根据权利要求1所述的制备方法，其特征在于，
所述底层晶体管的第一栅极结构与所述顶层晶体管的第二栅极结构不同；和/或，
所述底层晶体管与所述顶层晶体管的极性相反。
3.根据权利要求1所述的制备方法，其特征在于，在所述浅沟槽隔离层之上形成刻蚀阻挡层之后，所述方法还包括：
在所述第一部分和所述第二部分的连接处进行离子注入，形成隔离层，所述隔离层用于对所述第一部分和所述第二部分进行电学隔离。
4.根据权利要求3所述的制备方法，其特征在于，所述离子注入的离子包括P型离子、N型离子或氧离子。
5.根据权利要求1所述的制备方法，其特征在于，所述刻蚀阻挡层隔离所述底层晶体管的第一栅极结构与所述顶层晶体管的第二栅极结构。
6.根据权利要求1所述的制备方法，其特征在于，所述底层晶体管为环栅场效应管或鳍式场效应管；所述顶层晶体管为环栅场效应管或鳍式场效应管。
7.一种半导体结构，采用如权利要求1至6任一项所述的制备方法制成，其特征在于，包括：
所述底层晶体管；
所述顶层晶体管，所述顶层晶体管与所述底层晶体管层叠设置；
其中，所述底层晶体管的第一有源区与所述顶层晶体管的第二有源区组成有源结构，且所述底层晶体管的第一栅极结构与所述顶层晶体管的第二栅极结构之间设置有刻蚀阻挡层。
8.根据权利要求7所述的半导体结构，其特征在于，所述底层晶体管中的第一栅极结构与所述顶层晶体管中的第二栅极结构设置在所述有源区相对的两端。
9.根据权利要求7所述的半导体结构，其特征在于，所述有源区为鳍结构，所述鳍结构还包括用于电学隔离所述第一有源区和所述第二有源区的隔离层，所述隔离层是通过在所述第一有源区和所述第二有源区的连接处进行离子注入形成的。
10.根据权利要求9所述的半导体结构，其特征在于，所述离子注入的离子包括P型离子、N型离子或氧离子。
11.一种半导体器件，其特征在于，包括：如权利要求7至10任一项所述的半导体结构。
12.一种电子设备，其特征在于，包括：电路板以及如权利要求11所述的半导体器件，所述半导体器件设置于所述电路板。
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