JP3974837B2 - 二重ゲート・トランジスタおよびその製造方法 - Google Patents

二重ゲート・トランジスタおよびその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般に半導体製造の分野に関し、特に二重ゲート電界効果トランジスタを形成する方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においてコストと性能を競争できる状態に維持する必要から、集積回路のデバイス密度はたえず増大してきた。このデバイス密度の増大を容易にするために、これら半導体装置のフィーチャ・サイズ（最小加工寸法）を縮小させるのを可能にする新たな技術がたえず必要とされている。
【０００３】
たえまなくデバイス密度を増大させる圧力は、ＣＭＯＳ技術、たとえば電界効果トランジスタ（ＦＥＴ）の設計と製造などにおいて特に強い。ほとんどすべての種類の集積回路（すなわちマイクロプロセッサやメモリなど）において、ＦＥＴが使われている。ＦＥＴの基礎的な設計パラメータの１つに、しきい値電圧（Ｖｔ）がある。ＦＥＴのしきい値電圧とは、一般に、（ＦＥＴの種類に応じて）当該ＦＥＴをスイッチ・オンまたはスイッチ・オフさせるのに必要なゲート電圧のことである。ＦＥＴは、しきい値電圧が異なると、動作特性も異なる。たとえば、しきい値電圧の低いトランジスタは、一般に、高周波で動作することができるとともに、電流駆動力が大きい。しかし、しきい値電圧の低いトランジスタは、漏れ電流も大きいから、一般に、しきい値電圧の高いトランジスタよりも電力消費量が大きい。
【０００４】
したがって、ある用途ではしきい値電圧の低いトランジスタを用いて性能を改善させ、別の用途ではしきい値電圧の高いトランジスタを用いて不所望の電力消費を削減するのが望ましい。しかしながらあいにく、トランジスタのボディがきわめて薄い場合、同一のデバイス中にしきい値電圧の異なるトランジスタを作製するのは、一般に困難である。
【０００５】
このことは、二重ゲート電界効果トランジスタについて特に当てはまる。二重ゲートＦＥＴでは、ボディの両側に１つずつ合計２つのゲートを用いることにより、基準を満たした特性を維持する一方で、ＣＭＯＳの寸法を拡大縮小するのを容易にしている。特に、二重ゲートを用いるとチャネル上のゲート電位を良好に制御できるようになるので、デバイスのゲート長を長くしなくともトランジスタを流れる電流を良好に制御することが可能になる。したがって、二重ゲートＦＥＴでは、大きなトランジスタであっても、その大きさに見合った分のスペースを増やす必要なく、その電流制御を行なうことができる。
【０００６】
したがって、必要以上に製造工程を複雑にすることなく、同一のデバイス中にしきい値電圧の異なるトランジスタを形成できる、二重ゲート・トランジスタのデバイス構造とその製造方法とが求められている。
【０００７】
【課題を解決するための手段】
本発明は、異なるしきい値電圧を有する様々なトランジスタを形成するのを容易にする、二重ゲート・トランジスタとその形成方法を提供する。第１の側面では、以下に示すステップ群から成る、様々なしきい値電圧を有するトランジスタ群を形成する方法を提供する。すなわち、
（ａ）半導体基板を準備するステップと、
（ｂ）前記半導体基板上に幅を有する形体を複数個形成するステップと、
（ｃ）少なくとも１つの形体の幅を選択的に調整するステップと、
（ｄ）前記複数の形体を用いて前記半導体基板をパターニングして複数のトランジスタ・ボディを形成し、前記複数のトランジスタ・ボディの各々の幅が前記複数の形体のうちの対応する１つのものの幅によって少なくとも部分的に決められるようにするステップと、
（ｅ）前記複数のトランジスタ・ボディの各々の第１のボディ端に隣接して、第１の仕事関数の第１のゲート構造体を形成するステップと、
（ｆ）前記複数のトランジスタ・ボディの各々の第２のボディ端に隣接して、第２の仕事関数の第２のゲート構造体を形成するステップと
である。
【０００８】
第２の側面では、以下に示す構成要素群から成る、様々なしきい値電圧を有するトランジスタ群を提供する。すなわち、
（ａ）基板上に形成された複数のトランジスタ・ボディであって、前記トランジスタ・ボディは各々トランジスタ・ボディ幅を画定する第１の垂直端と第２の垂直端とを有し、前記複数のトランジスタ・ボディのうちの選択した部分が既調整の幅を有している、複数のトランジスタ・ボディと、
（ｂ）複数の第１のゲート構造体であって、前記複数の第１のゲート構造体の各々が前記複数のトランジスタ・ボディの第１の垂直端の１つに隣接しており、前記複数の第１のゲート構造体は第１の仕事関数を有している、複数の第１のゲート構造体と、
（ｃ）複数の第２のゲート構造体であって、前記複数の第２のゲート構造体の各々が前記複数のトランジスタ・ボディの第２の垂直端の１つに隣接しており、前記複数の第２のゲート構造体は第２の仕事関数を有している、複数の第２のゲート構造体と
である。
【０００９】
【発明の実施の形態】
本発明は、しきい値電圧が異なる様々なトランジスタを容易に形成しうる、二重ゲート・トランジスタとその形成方法を提供するものである。本発明の実施形態では、様々なボディ幅を有するトランジスタを形成している。様々なボディ幅を有する二重ゲート・トランジスタを形成することにより、本発明の実施形態では、形成プロセスを複雑にすることなく、様々なしきい値電圧を有する二重ゲート・トランジスタを形成している。
【００１０】
本発明の第１の実施形態では、ゲート間に水平に配置されたボディの両側に二重ゲートを形成している。これにより、デバイスのゲート長を最小フィーチャ・サイズにする一方で、ボディの厚さをゲート長よりもずっと薄くすることが可能になる。また、これにより、結果として得られるデバイスのしきい値電圧を良好に制御することも可能になる。さらに、この形成方法により、プロセスとデバイスが複雑になるのを最小限に抑えながら、異なるしきい値電圧を有する様々なトランジスタを形成することが可能になる。
【００１１】
さらに、本発明は、ゲート・ドーピングが非対称な二重ゲート・トランジスタを提供する。この場合、二重ゲートの一方をｎ型に縮退的にドープし、他方をｐ型に縮退的にドープしている。二重ゲートの一方をｎ型にドープし、他方をｐ型にドープすると、結果として得られるデバイスのしきい値電圧が改善する。特に、２つのゲートを非対称にドープすると、ボディが適切にドープされるので、結果として得られるトランジスタのしきい値電圧を低電圧ＣＭＯＳ動作が可能になる範囲にすることができる。たとえば、ｎ型ＦＥＴの場合には０Ｖ〜０．５Ｖ、ｐ型ＦＥＴの場合には０Ｖ〜−０．５Ｖのしきい値電圧を有するトランジスタを形成することができる。
【００１２】
様々な導電性材料は、固有のビルトイン電気ポテンシャル（「仕事関数」と呼ばれる場合が多い）を備えている。この仕事関数は、外部印加電圧とともに、電子（または正孔）に対する導体の相対親和力を決めている。金属では、仕事関数は物質に固有なものである。一方、シリコンなどの半導体では、過剰な正孔または電子を供給する不純物を導入することにより、仕事関数を価電子帯と伝導帯の間の値に調整することができる。本発明の好適な実施形態の非対称型二重ゲートＦＥＴでは、２つのゲート電極を反対極性の不純物でドープしている。すなわち、一方のゲートをｎ型にドープし、他方のゲートをｐ型にドープしている。したがって、これら２つのゲート電極の仕事関数は異なるから、一方のゲート電極（強いゲート、ｎ型ＦＥＴのｎ型ゲート）が反転キャリアに対して大きな親和力を有するのに対して、他方のゲート電極（弱いゲート、ｎ型ＦＥＴのｐ型ゲート）は反転キャリアに対して小さな親和力しか有さない。この結果、半導体ボディの「強い」ゲートの近傍に反転チャネルが形成されるので、ゲート電極は両方とも反転ポテンシャルの形成に寄与するから、比較的低いしきい値電圧（たとえば０Ｖ〜０．５Ｖ）が実現する。
【００１３】
次に、図１を参照する。図１には、本発明の好適な実施形態に従って二重ゲート・トランジスタを形成する方法１００が示されている。方法１００は、製造方法の信頼性と簡潔性を維持しながら、トランジスタのしきい値電圧を改善しうるように二重ゲート・トランジスタを形成する方法を示すものである。さらに、方法１００によれば、様々なボディ幅、したがって様々なしきい値電圧を有する二重ゲート・トランジスタを容易に形成することができる。特に、方法１００では、側壁スペーサを用いて、トランジスタのボディ幅（「フィン幅」とも呼ばれる）を画定している。方法１００では、側壁スペーサを選択的に変更して、様々なトランジスタのしきい値電圧を選択的に変更するのを容易にしている。したがって、方法１００によれば、製造工程が複雑になるのを最小限に抑えながら、異なるしきい値電圧を有する様々なトランジスタを形成することができる。
【００１４】
方法１００の第１ステップ１０１では、適切な半導体ウェーハを準備し、様々なエッチング停止層を堆積し、マンドレル層を堆積する。好適な実施形態では、使用するウェーハはＳＯＩ（silicon on insulator）ウェーハから成る。したがって、ウェーハはＳＯＩ層の直下に埋め込み酸化層を備えている。下で明らかになるように、ＳＯＩ層は、二重ゲート・トランジスタのボディを形成するのに使用する。一般に、ｎ型ＦＥＴの場合、ドーピング密度が３×１０18ｃｍ-3〜８×１０18ｃｍ-3のｐ型のＳＯＩ層を用いて、トランジスタのしきい値電圧を適切な値に制御するのが望ましい。しかしながら、後述する別の実施形態では、ボディ全体で均一なドーピング密度を実現するのを容易にするために、ＳＯＩ層のドーピングを斜めイオン打ち込みによって行なっている。
【００１５】
しかしながら、非ＳＯＩウェーハを用いてもよい。非ＳＯＩウェーハを用いる場合であっても、特に注記しない限り、処理方法はＳＯＩウェーハの場合と同じである。
【００１６】
ＳＯＩウェーハを準備した場合、ウェーハ上に３層エッチング停止層を形成する。この３層エッチング停止層は、二酸化シリコン層、窒化シリコン層、および第２のシリコン酸化層から成るのが望ましい。これらのエッチング停止層は、適当なエッチング停止層が必要な場合、全製造工程で使用する。
【００１７】
次いで、マンドレル層を形成する。マンドレル層は、酸化物または他の適切な材料で構成するのが望ましい。下で詳述するように、マンドレル層は、二重ゲート・トランジスタのボディを画定する側壁イメージ変換体の一部を構成している。したがって、マンドレル層は、トランジスタのボディを画定するのに用いる側壁スペーサを形成するのに用いる。好適な実施形態では、マンドレル層の厚さは１０ｎｍ〜１００ｎｍである。しかし、この厚さは必要なボディ厚さに応じて変化しうる。
【００１８】
次に、図２を参照する。図２には、エッチング停止層とマンドレル層を形成したあとのウェーハ部２００が示されている。好適な実施形態のウェーハ部２００は、ＳＯＩウェーハから成るので、ＳＯＩ層２０２と埋め込み酸化層２０４を備えている。ＳＯＩ層２０２上には、酸化層２０６、窒化層２０８、および酸化層２１０が形成されている。これらの層はエッチング停止層として機能する。酸化層２１０上には、マンドレル層２１２が形成されている。
【００１９】
図１に戻る。次のステップ１０２では、マンドレル層をパターニングしたのち側壁スペーサを形成する。マンドレル層は、二重ゲートの一方を形成する領域を開口するようにパターニングする。側壁スペーサは、シリコン窒化膜を堆積したのち適切な方向性エッチングを行なって形成するのが望ましい。無論、側壁スペーサを形成するのに、他の材料と方法を用いてもよい。後述するように、側壁スペーサの厚さは、側壁イメージ変換を用いて二重ゲート・トランジスタのボディ領域を画定することになる。この厚さを選択的に調整することにより、様々なしきい値電圧を有するトランジスタが形成できるようになる。
【００２０】
図３を参照する。図３には、マンドレル層２１２をパターニングして側壁スペーサ２１４を形成したあとのウェーハ部２００が示されている。ここでも、側壁スペーサは、側壁イメージ変換を用いて、結果として得られるトランジスタのボディ厚さを画定するのに使われることになる。
【００２１】
図１に戻る。次のステップ１０３では、選択した側壁スペーサの幅を選択的に調整する。側壁スペーサの幅は結果として得られるトランジスタのしきい値電圧に影響するボディ幅を画定しているから、ステップ１０３によって、選択したトランジスタのしきい値電圧を容易に調整することができる。側壁スペーサの幅は、適切な任意の方法で調整しうる。たとえば、適切な保護層を用いて側壁スペーサを覆ったのち、当該保護層を露出している選択した側壁スペーサに合わせてパターニングする。たとえば、適切なフォトレジスト層を堆積・パターニングして、選択した側壁スペーサだけを露出させることができる。そして、露出した側壁スペーサの幅を調整することができる。たとえば、等方性エッチングを短時間施すことにより、露出した側壁スペーサだけを狭め、非露出の側壁をそのままの状態に保つことができる。このステップの場合、酸化膜を大きく除去せずに露出した側壁スペーサ部を除去しうる等方性エッチングであれば、任意のものを用いることができる。
【００２２】
次に図４を参照する。図４には、マンドレル層２１２の露出した端に形成された複数の側壁スペーサ２１４を示すウェーハ部２００の拡大領域が示されている。側壁スペーサ２１４の各々を用いて、二重ゲート電界効果トランジスタ用のトランジスタ・ボディを画定することができる。方法１００により、フォトレジスト２１５を堆積・パターニングして、選択した側壁スペーサ２１４を露出させる一方、残りの側壁スペーサ２１４はフォトレジスト２１５で覆われたままになっている。これにより、露出した側壁スペーサ２１４の幅を未露出の側壁スペーサ２１４の幅に対して調整することが可能になる。たとえば、等方性エッチングを施すことにより、露出した側壁スペーサ２１４の幅だけを狭めることができる。
【００２３】
次に、図５を参照する。図５には、露出した側壁スペーサ２１４を適切なエッチングによって狭めたあとのウェーハ部２００の拡大図が示されている。ここでも、下で明らかになるように、側壁スペーサの幅によってボディ幅、したがって結果として得られるトランジスタのしきい値電圧が最終的に決まる。それゆえ、側壁スペーサを狭めて形成したトランジスタのボディ幅は、側壁スペーサを狭めないで形成したトランジスタのボディ幅よりも狭くなる。ボディ幅の狭いトランジスタのしきい値電圧は、ボディ幅の狭くないトランジスタのしきい値電圧よりも高くなる。
【００２４】
次に、トランジスタのボディを１つだけ示してステップ１０４〜ステップ１１４を説明するけれども、ボディ幅を狭めたトランジスタにも狭めなかったトランジスタにもこれら同一のステップ群を適用しうる、という点を理解すべきである。
【００２５】
図１に戻る。残りのフォトレジストを除去したのち、次のステップ１０４では、側壁スペーサと残っているマンドレル材料とをマスクに用いてエッチング停止層をパターニングするとともにＳＯＩ層をパターニングして、ＳＯＩ層の露出した側面にゲート酸化膜を形成する。これは、適切なＲＩＥ（reactive ion etch:反応性イオン・エッチング）を用いて行なうのが望ましい。ゲート酸化膜は、典型的には７５０〜８００°Ｃの熱酸化によって形成するのが望ましい。また、このステップの間に、トランジスタのボディ中にイオン打ち込みを行なってもよい。これは、ＳＯＩ層の露出した側壁中への斜めイオン打ち込みから成り、ゲート酸化膜の形成前に行なうのが望ましい。これは、トランジスタのボディへの適切なドーピングとして機能する。下で詳述するように、この斜めイオン打ち込みは、ドーパント濃度を均一にしてしきい値電圧のバラツキを補償するのに役立ちうるように行なう。
【００２６】
次に、図６を参照する。図６には、ＳＯＩ層２０２をパターニングし、ＳＯＩ層２０２の側面にゲート酸化膜２１６を形成したあとのウェーハ部２００が示されている。ここでも、ゲート酸化膜２１６を形成する前に、斜めボディ・イオン打ち込みを行なってもよい。
【００２７】
図１に戻る。次のステップ１０６では、ゲート材料を堆積したのち平坦化する。上述したように、好適な実施形態では、二重ゲート・トランジスタは、ｎ+ に形成したゲートとｐ+ に形成したゲートとを備えている。図示した実現方法では、ｎ+ ゲートを先に形成している。次に、図７を参照する。図７には、ｎ+ ポリシリコン２１８を堆積して平坦化したのちのウェーハ部２００が示されている。下で明らかになるように、好適な実施形態の二重ゲート・トランジスタでは、ｎ+ ポリシリコン２１８を用いて一方のゲートを形成している。
【００２８】
次のステップ１０８では、残っているマンドレル層を選択的に除去する。これは、窒化膜側壁スペーサ、窒化膜エッチング停止層、およびゲート・ポリシリコンに対して選択的にマンドレル層にＲＩＥを施すことにより行なうのが望ましい。次いで、ポリシリコン・ゲート材料上に中間酸化層を形成する。これは、ポリシリコン・ゲート上に熱酸化膜を成長させて行なうのが望ましい。次に、図８を参照する。図８には、マンドレル層２１２を除去し、酸化膜エッチング停止層２１０を除去し、ゲート・ポリシリコン２１８上に熱酸化層２２０を形成したあとのウェーハ部２００が示されている。残存マンドレル層直下の窒化層２０８を酸化層２２０に対して選択的にエッチングしたのち、短時間のＨＦエッチングを施す。これにより、残存マンドレル層直下の残存酸化層２０６が除去される。
【００２９】
次のステップ１１０では、露出したＳＯＩ層をエッチングする。これは、ＲＩＥを用いてＳＯＩ層をエッチングし、埋め込み酸化層上で停止させることにより行なうのが望ましい。これによりＳＯＩ層のパターニングが完了し、二重ゲート・トランジスタのボディ厚さが画定される。次いで、トランジスタ・ボディの露出した側面にゲート酸化膜を形成する。
【００３０】
このステップの間においても、トランジスタのボディに別のイオン打ち込みを行なってもよい。ここでも、これは、ゲート酸化膜の形成前に行なう、ＳＯＩ層の露出した側壁中への斜めイオン打ち込みから成るのが望ましい。
【００３１】
図９を参照する。図９には、ＳＯＩ層２０２をパターニングしたあとのウェーハ部２００が示されている。ＳＯＩ層２０２の残存部は、二重ゲート・トランジスタのボディ（この例の場合にはシリコン・フィン）を構成している。露出したＳＯＩ層２０２上には、熱酸化または誘電体膜堆積によってゲート酸化膜２２１が形成されている。
【００３２】
非ＳＯＩウェーハを使用する場合、所望の深さ（典型的には元のシリコン表面下１００〜２００ｎｍ）に見合った時間だけシリコン・フィンをエッチングしたのち、酸化膜の堆積／エッチング・プロセスを用いて、エッチング済みシリコンの底部水平表面上に、エッチングしたフィンの高さの約４分の１の厚さのシリコン酸化膜を全面に堆積させる。この酸化膜は、ｎ型ＦＥＴの場合にはボロンで、ｐ型ＦＥＴの場合にはリンでドープする。ドーパントの一部は、ドープした酸化膜のごく近傍のフィン部中に外方拡散する。これは、ソースからドレインに至る、フィンのゲートで制御できない表面で生じる漏れ電流を抑制するように機能する。
【００３３】
ＳＯＩの実施形態に戻る。留意点を挙げると、ＳＯＩ層のパターニングによって、二重ゲート・トランジスタのボディが画定される。一般に、（ＴSIと表わされる）ボディ厚さはゲート長に比して薄くするのがの望ましい。典型的には、しきい値電圧を良好に制御するには、ボディ厚さをゲート長の約４分の１未満にすべきである。また、量子閉じ込め問題に起因して移動度が小さくなるのを避けるために、一般に、ボディ厚さを約２．５ｎｍより厚くするのが望ましい。一般にゲート長はミニマム・フィーチャ・サイズに合わせているので、側壁イメージ変換を使うことにより、ボディをサブミニマム・フィーチャ・サイズにすることができる。したがって、上掲するとともに上述したように、側壁スペーサの幅によってボディ厚さを決めることができる。
【００３４】
次のステップ１１２では、第２のゲート用のゲート材料を堆積して平坦化する。上述したように、好適な実施形態では、互いに反対にドープしたゲート材料を用いて２つのゲートを形成している。したがって、好適な実施形態では、ｐ+ 型ドープト・ポリシリコンを用いて２つのゲートのうちの第２のゲートを形成している。ｐ+ 型ポリシリコン・ゲート材料の平坦化は、ｎ+ 型ポリシリコン・ゲート上に予め熱成長させた酸化膜上で停止させる。ｐ+ 型ポリシリコンを平坦化したのち、熱成長酸化膜から成る第２の層を形成する。次に、図１０を参照する。図１０には、ｐ+ 型ドープト・ポリシリコン２２６を堆積・平坦化して第２のゲートを形成したあとのウェーハ部２００が示されている。次いで、堆積したポリシリコン２２６上に熱成長酸化膜２２８を形成する。
【００３５】
次のステップ１１４では、側壁スペーサを除去し、側壁スペーサ開口に真性ポリシリコンを充填して、製造工程ののちほどにおいてこの領域にシリサイドを最大限に形成できるようにする。任意実行事項として、分離かつ独立したゲート・コンタクトが望ましい場合には、側壁スペーサをその場に残してもよい。次いで、真性ポリシリコンをＣＭＰを用いて平坦化する。この平坦化は、熱成長酸化膜から成る２つの層上で停止させる。この平坦化は、あまり大きな選択性を必要としない。というのは、除去すべき過剰真性ポリシリコンの量はごくわずかだからである。次いで、２つのゲート上に露出した熱成長酸化膜を同様の平坦化プロセスを用いて除去する。ここでも、この処理工程は、あまり大きな選択性を必要としない。次に、図１１を参照する。図１１には、側壁スペーサ２１４の残存部を除去し、できた空間に真性ポリシリコン２３０を充填したあとのウェーハ部２００が示されている。次いで、図１２には、過剰ポリシリコン２３０と熱成長酸化膜２２０、２２０をＣＭＰプロセスによって除去したあとのウェーハ部２００が示されている。これにより側壁スペーサがもともと形成されていた場所に残される真性ポリシリコン２３０の量は、ごくわずかでしかない。このわずかな量の真性ポリシリコン２３０を用いることにより、プロセス・フローののちほどにおいて、ｐ+ 型ポリシリコン・ゲートとｎ+ 型ポリシリコン・ゲートとを接続するシリサイド・ブリッジを形成することができる。
【００３６】
製造工程のこの時点において、トランジスタのボディの形成が完了するとともに、ボディの両側におけるゲートの形成が完了する。次に、図１３を参照する。図１３には、ウェーハ部２００の拡大領域が再度示されている。図１３には、製造工程のこの段階における複数のトランジスタが示されている。ここでも、狭い側壁スペーサを用いて画定したトランジスタは、ボディの幅が狭いので、高いしきい値電圧を有するようになる。特に、トランジスタ・ボディ２３１の幅は、トランジスタ・ボディ２３３の幅よりも狭い。したがって、トランジスタ・ボディ２３１を用いて形成するトランジスタのしきい値電圧は、トランジスタ・ボディ２３３を用いて形成するトランジスタのしきい値電圧よりも高くなる。
【００３７】
方法１００に戻る。次のステップ１１６では、ゲートをパターニングする。これには、トランジスタのソース領域とドレイン領域に隣接して存在するゲート材料部の選択的な除去が含まれる。これは、標準的なリソグラフィ技法、すなわちハードマスクを堆積してパターニングしたのち、このパターニングしたハードマスクをゲート材料のエッチングの間におけるエッチング阻止体として用いる技法を用いて行なうのが望ましい。このハードマスクには、ボディ上に既形成のエッチング停止層と同じ窒化膜から成るハードマスクを用いるのが望ましい。
【００３８】
次に、図１４を参照する。図１４には、ウェーハ部２００に形成された単一のトランジスタが透視投影図として示されている。ｎ+ 型ゲート・ポリシリコン２１８とｐ+ 型ゲート・ポリシリコン２２６から成る２つのゲートをまたいで伸びる窒化膜から成るハードマスク２３２が形成されている。次に、図１５を参照する。図１５には、ハードマスクに対して選択性のあるエッチングを用いて、ｎ+ 型ゲート・ポリシリコン２１８とｐ+ 型ゲート・ポリシリコン２２６をパターニングしたあとのウェーハ部２００が示されている。このパターニングは、埋め込み酸化層２０４に至るまでゲート・ポリシリコンをすべて除去するのが望ましい。ゲートのパターニングは、窒化膜に対して選択性のある方向性エッチングを用いて行なうのが望ましい。したがって、このパターニングによって、既形成の窒化膜エッチング停止層２０８で保護されているＳＯＩボディ２０２の部分は除去されない。また、このパターニングによって、二重ゲート・トランジスタの２つのゲートを画定しているｎ+ 型ポリシリコン２１８とｐ+ 型ポリシリコン２２６の部分は残置される。
【００３９】
好適な実施形態では、緩衝ＨＦ洗浄を行なったのち、熱再酸化を行なって露出したシリコン表面全体に酸化膜を成長させる。これにより、ゲートとボディとの接触部に良好な界面を形成するように、５ｎｍ厚の薄膜を形成するのが望ましい。
【００４０】
方法１００の次のステップ１１８では、トランジスタ中にソース、ドレイン、およびハローの各イオン打ち込み領域を形成する。これらのイオン打ち込みは、少なくとも４方向から行なって、フィンの両側に均一なイオン打ち込み領域が形成できるようにするのが望ましい。特に、ソース打ち込み領域とドレイン打ち込み領域の双方は、フィンのソース部とドレイン部の両側から行なう。次いで、別の打ち込みエネルギーと角度で別のイオン打ち込みを行なって、短チャネル効果を改善するハロー打ち込み領域を形成する。ハロー打ち込み領域を形成するドーパントが、ソース／ドレインを形成するドーパントよりもゲート電極の下により深く入り込むように、ハロー打ち込みは、ソース／ドレインの場合よりも大きなエネルギーで、かつフィンに対してより鋭利な角度で行なう。ｎ型ＦＥＴの場合、通常、ソース／ドレイン打ち込みは、ヒ素を使い、１〜１５ｋｅＶのエネルギー、５×１０14〜２×１０15ｃｍ-3のドーズ量、フィンに対する角度４５°〜８０°で行ない、ハロー打ち込みは、ボロンを使い、５〜１５ｋｅＶのエネルギー、１×１０13〜８×１０13ｃｍ-3のドーズ量、ハローがフィンに対して２０°〜４５°に位置するように行なう。同様に、ｐ型ＦＥＴの場合、通常、ソース／ドレイン打ち込みは、ボロンを使い、０．５〜３ｋｅＶのエネルギー、５×１０14〜２×１０15ｃｍ-3のドーズ量、フィンに対する角度４５°〜８０°で行ない、ハロー打ち込みは、ヒ素を使い、２０〜４５ｋｅＶのエネルギー、１×１０13〜８×１０13ｃｍ-3のドーズ量、ハローがフィンに対して２０°〜４５°に位置するように行なう。さらに、上述したイオン打ち込みは、すべて、ウェーハの水平面から適切な角度、すなわちウェーハの水平面から約７０°〜８３°の間にある必要がある。
【００４１】
次のステップ１２０では、ゲート電極とＢＯＸ上のハードマスクとを足し合わせた高さよりも厚い誘電体を堆積させて、ゲート電極と露出したフィンの全体を覆い、平坦化し、そして、ハードマスクとゲート電極の一部が露出するがソース／ドレインは決して露出しない状態まで（通常１０〜５０ｎｍ）くぼませる。下で明らかになるように、このステップは、トランジスタのゲートの端への側壁スペーサ形成プロセスの一部である。ここで使用する誘電体は、既形成の窒化膜から成るハードマスクに対して選択的にエッチングしうる酸化膜から成るのが望ましい。次に、図１６を参照する。図１６には、トランジスタのゲート電極を取り巻いて誘電体２４０を堆積させ、平坦化し、くぼませたのちのウェーハ部２００が示されている。この誘電体は、既形成の窒化膜から成るハードマスク２３２に対して選択性を有する方向性エッチングを用いてくぼませるのが望ましい。
【００４２】
次のステップ１２２では、ゲートの端に側壁スペーサを形成したのち、既堆積の誘電体をエッチングする。これは、下地形状に忠実に誘電体材料を堆積したのち、方向性エッチングを行なうことにより行なうのが望ましい。この側壁スペーサは、窒化膜で形成するのが望ましい。この窒化膜の側壁スペーサは、窒化膜のハードマスクとともに、方向性エッチングのマスクとして使うことができる。この結果、ゲート近傍を除く酸化膜を除去することができる。
【００４３】
次に、図１７を参照する。図１７には、窒化膜から成る側壁スペーサ２４２を形成し、誘電体２４０をエッチング除去し、トランジスタのゲートに隣接する側壁部２４４だけをのこしたウェーハ部２００が示されている。ハードマスク２３２、側壁スペーサ２４２、および側壁部２４４が組合わさって、次に形成するソース・コンタクトとドレイン・コンタクトからゲートを効果的に分離している。
【００４４】
次のステップ１２４では、ソース・コンタクトとドレイン・コンタクトを形成する。これは、除去済みの領域にコンタクト材料を充填することにより行なうのが望ましい。コンタクト材料としては、ｎ+ 型シリコンおよび／またはｐ+ 型シリコンと低抵抗性接触を形成するシリコンやタングステンなどの導電性材料を選択的に堆積したものを用いることができる。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）シリコンを用いる場合には、ｎ型ＦＥＴに対してはｎ+ 型にｐ型ＦＥＴに対してはｐ+ 型にそれぞれ縮退的にドープする。コンタクト材料は、窒化膜から成るハードマスクの高さより高くなるまで堆積したのち、ＲＩＥおよび／またはＣＭＰ（chemical-mechanical polish）によって窒化膜から成るハードマスクが完全に露出するまで平坦化する。次いで、図１８に示すように、マスクを用いてウェーハをパターニングする。このマスクは、ソース・コンタクト材料とドレイン・コンタクト材料の不所望の部分をエッチングして、ソースとドレインを分離するとともに、複数のＦＥＴを互いに分離するのに使用する。最後に、ＲＩＥまたは熱リン酸など他のエッチング技法によってハードマスクを選択的に除去する。その後、コバルトやチタンなどの金属を堆積したのち、約７００°Ｃでシンターしてゲート上に金属シリサイドを形成する。シリコン・コンタクトの場合には、ソース・コンタクトとドレイン・コンタクトの上にも金属シリサイドを形成する。
【００４５】
以上のように、方法１００によれば、ボディの厚さをゲート長よりもずっと薄くしたまま、デバイスのゲート長を最小フィーチャ・サイズにしうる二重ゲート・トランジスタの形成方法が得られる。さらに、方法１００によれば、二重ゲートの一方をｎ型に縮退的にドープし他方をｐ型に縮退的にドープした非対象ドープの二重ゲート・トランジスタが得られる。一方のゲートをｎ型にドープし、他方のゲートをｐ型にドープすると、結果として得られるデバイスのしきい値電圧が改善される。最後に、方法１００によれば、様々なしきい値電圧の二重ゲート・トランジスタを１回の製造工程で形成することができる。また、本発明の実施形態では、様々なボディ厚さを有するトランジスタを形成している。様々なボディ厚さの二重ゲート・トランジスタを形成することにより、好適な実施形態によれば、製造工程をさほど複雑にすることなく、様々なしきい値電圧を有する二重ゲート・トランジスタを形成することが可能になる。
【００４６】
次に、図１９を参照する。図１９には、別の好適な実施形態の方法３００が示されている。この方法３００には、トランジスタのボディを画定するのに用いる側壁スペーサの浸食が最小限で済むという利点がある。というのは、方法３００では、上記側壁スペーサはＲＩＥ（reactive ion etching: 反応性イオン・エッチング）に１度しかさらされないからである。したがって、この実施形態によって得られるシリコンのエッチング断面形状は、きわめて良好に制御されたものになる。ステップ３０１では、ウェーハを準備し、上述した方法１００のステップ１０１と同様に、エッチング停止層とマンドレル層を形成する。次いで、ステップ３０２で、マンドレル層をパターニングし、エッチング停止層を直接にエッチングする。これは、エッチング停止層をパターニングする前にマンドレル層には側壁スペーサが形成されていない、という点で方法１００と異なる。次に、図２０を参照する。図２０には、エッチング停止層とマンドレル層を形成し、マンドレル層とエッチング停止層を直接にエッチングしたあとのウェーハ部２００が示されている。
【００４７】
次のステップ３０４では、残存マンドレル層をマスクとしてＳＯＩ層をパターニングし、ＳＯＩ層の露出側面にゲート酸化膜を形成する。これは、ＲＩＥを施したのち、典型的には７５０°Ｃ〜８００°Ｃでの熱酸化、あるいは、酸化アルミニウムなどの高誘電率（high-k）材料のＣＶＤ堆積により行なう。また、このステップの間に、トランジスタのボディ中にイオン打ち込みを行なってもよい。これは、ゲート酸化膜形成前におけるＳＯＩ層の露出側面中への斜めイオン打ち込みから成るのが望ましい。このイオン打ち込みは、トランジスタのボディを適切にドープするように機能する。下で詳述するように、このイオン打ち込みは、均一なドーパント濃度分布を実現るので、ボディ厚さのバラツギに起因して生じるしきい値電圧のバラツキを補償するのに役立てることができる。
【００４８】
次に、図２１を参照する。図２１には、ＳＯＩ層２０２をパターニングし、ＳＯＩ層２０２の側面にゲート酸化膜２１６を形成したあとのウェーハ部２００が示されている。ここでも、ゲート酸化膜を形成する前に、斜めボディ・イオン打ち込みを行なってもよい。
【００４９】
図１９に戻る。次のステップ３０６では、ゲート材料を堆積させて平坦化する。上述したように、好適な実施形態では、二重ゲート・トランジスタは、ｎ+ 型に形成した一方のゲートと、ｐ+ 型に形成した他方のゲートとを備えている。図示する実施形態では、ｎ+ 型ゲートを先に形成する。次に、図２２を参照する。図２２には、ｎ+ 型ポリシリコン２１８を堆積させて平坦化したのちのウェーハ部２００が示されている。下で明らかになるように、二重ゲート・トランジスタの好適な実施形態では、このｎ+ 型ポリシリコン２１８を使用して、２つのゲートのうちの一方を形成する。
【００５０】
次のステップ３０８では、残存しているマンドレル材料を除去し、残存している第１ゲート材料の端に沿って側壁スペーサを形成する。下で明らかになるように、この側壁スペーサは、トランジスタのボディの幅を決めるものである。次に、図２３を参照する。図２３には、マンドレル層２１２を除去し、第１ゲート材料の側壁に側壁スペーサ３０２を形成したのちのウェーハ部２０２が示されている。
【００５１】
図１９に戻る。次のステップ３０９では、選択した側壁スペーサの幅を選択的に調整する。上述したように、結果として得られるトランジスタのしきい値電圧は、トランジスタ・ボディの幅とともに変動する。好適な実施形態では、選択した側壁スペーサの幅を変化させて、１回の製造工程で異なるボディ幅、したがって異なるしきい値電圧を有する様々なトランジスタが得られるようにしている。方法１００の場合と同様に、側壁スペーサの幅は、任意の適切な方法で調整しうる。たとえば、適当な保護層で側壁を覆ったのち、保護層をパターニングして選択した側壁を露出させる。たとえば、適当なフォトレジストを堆積させたのち、パターニングして選択した側壁スペーサだけを露出させる。そして、露出した側壁スペーサの幅を調整する。たとえば、等方性エッチングを短時間施して、露出した側壁スペーサだけを狭め、未露出の側壁スペーサはそのままの状態にする。このステップ用には、酸化膜をあまり除去せずに、露出した側壁スペーサの一部を除去する等方性エッチングであれば任意のものを適用することができる。
【００５２】
次に、図２４を参照する。図２４には、ゲート材料２１８の露出した端に複数の側壁スペーサ２１４を形成したあとのウェーハ部２００の拡大領域が示されている。各側壁スペーサ２１４は、二重ゲート電界効果トランジスタ用のトランジスタ・ボディを画定するのに用いることになる。方法３００よると、フォトレジスト２１５の層を堆積させたのちパターニングして選択した側壁スペーサ２１４を露出させ、他の側壁スペーサはフォトレジスト２１５で覆ったままにしておく。これにより、露出した側壁スペーサの幅を、未露出の側壁スペーサ２１４の幅と比べて調整することができる。たとえば、等方性エッチングを行なって、露出した側壁スペーサ２１４だけを選択的に狭めることができる。
【００５３】
次に、図２５を参照する。図２５には、露出した側壁スペーサ２１４を適切なエッチングを用いて狭めたあとのウェーハ部２００の拡大領域が示されている。ここでも、下で明らかになるように、側壁スペーサの幅は、結果として得られるトランジスタのボディ幅、したがってしきい値電圧を最終的に決める。したがって、狭めた側壁スペーサを用いて形成したトランジスタのボディは、狭めていない側壁スペーサを用いて形成したトランジスタよりも狭い。ボディを狭めたトランジスタのしきい値電圧は、ボディを狭めてないトランジスタよりも高くなる。
【００５４】
方法３００に戻る。以下、１つのトランジスタ・ボディのみを用いて残りのステップ３１０〜３２６を示すとともに説明するが、ここでも、ボディ幅を狭めたトランジスタとボディ幅を狭めなかったトランジスタとの双方に同じステップ群を適用しうるという点を理解すべきである。次のステップ３１０では、ゲート材料上に中間酸化膜を形成したのち、ＳＯＩ層をパターニングする。
【００５５】
次に、図２６を参照する。図２６には、ゲート・ポリシリコン２１８上に熱酸化層２２０を形成したあとのウェーハ部２００が示されている。残存マンドレル層直下の窒化層２０８を酸化膜２２０に対して選択的にエッチングする。その後、残存マンドレル層直下の残存酸化層２０６を短時間のＨＦエッチングによって除去する。
【００５６】
ＳＯＩ層は、ＳＯＩ層をエッチングしうるＲＩＥを用いてパターニングし、埋め込み酸化層上で停止するのが望ましい。これにより、ＳＯＩ層のパターニングが完了し、二重ゲート・トランジスタのボディの厚さが画定される。次いで、トランジスタ・ボディの露出した側面にゲート酸化膜を形成する。ここでも、このステップの間に、トランジスタ・ボディ中にイオン打ち込みを行なってもよい。これは、ここでも、ゲート酸化膜形成前におけるＳＯＩ層の露出した側壁中への斜めイオン打ち込みから成るのが望ましい。
【００５７】
次に、図２７を参照する。図２７には、ＳＯＩ層２０２をパターニングしたあとのウェーハ部２００が示されている。ＳＯＩ層２０２の残存部分は、二重ゲート・トランジスタのボディを構成している。ボディの幅は、それを画定するのに使用した側壁スペーサ２１４の幅によって決まる。したがって、側壁スペーサの幅を選択的に変化させることにより、様々なボディ幅を有するトランジスタを形成することができる。次いで、熱酸化または誘電体膜堆積によって、露出したＳＯＩ層２０２上にゲート酸化膜２２１を形成する。
【００５８】
次のステップ３１２では、第２のゲート用のゲート材料を堆積して平坦化する。上述したように、好適な実施形態では、互いに反対にドープした２つのゲート材料を用いて２つのゲートを形成する。したがって、好適な実施形態では、ｐ+ 型にドープしたポリシリコンを用いて、２つのゲートのうちの第２のゲートを形成する。ｐ+ 型ポリシリコンの平坦化は、ｎ+ 型ポリシリコン・ゲート上に既形成の熱成長酸化膜上で停止させる。ｐ+ 型ポリシリコンを平坦化したのち、熱成長酸化膜から成る第２の層を形成する。次に、図２８を参照する。図２８には、ｐ+ 型ポリシリコンを堆積・平坦化して第２のゲートを形成したあとのウェーハ部２００が示されている。次いで、堆積したポリシリコン２２６上に熱成長酸化膜２２８を形成する。
【００５９】
次のステップ３１４では、側壁スペーサを除去し、側壁スペーサ開口に真性ポリシリコンを充填して、製造工程ののちほどにおいてこの領域にシリサイドを最大限に形成できるようにする。任意実行事項として、分離・独立したゲート・コンタクトが望ましい場合には、側壁スペーサをそのまま残しておいてもよい。次いで、ＣＭＰプロセスを用いて真性ポリシリコンを平坦化する。この平坦化は、熱成長酸化膜から成る２つの層の上で停止させる。除去すべき真性ポリシリコンの量はごくわずかであるから、この平坦化プロセスは高度の選択性を必要としない。次いで、２つのゲート上に露出した熱成長酸化膜を同様の平坦化プロセスを用いて除去する。ここでも、この処理工程では、高度の選択性を必要としない。次に、図２９を参照する。図２９には、側壁スペーサ３０２の残存部分を除去したのち、空所に真性ポリシリコン２３０を充填したあとのウェーハ部２００が示されている。そして、図３０には、過剰なポリシリコン２３０と熱成長酸化膜２２０、２２８をＣＭＰプロセスによって除去したあとのウェーハ２００が示されている。これにより、元々側壁スペーサが形成されていた場所には、真性ポリシリコン２３０がわずかな部分だけ残されることになる。プロセス・フローのあとの部分において、真性ポリシリコン２３０のこの部分を用いてｐ+ 型ポリシリコン・ゲートとｎ+ 型ポリシリコン・ゲートとを接続するシリサイド・ブリッジを形成することが可能になる。
【００６０】
製造工程のこの時点で、トランジスタのボディはすでに形成されており、ボディの両側にはゲートが形成済みである。次に 図３１を参照する。図３１には、この時点におけるウェーハ２００の拡大図が示されている。図３１には、製造工程のこの時点における複数のトランジスタが示されている。ここでも、狭めた側壁スペーサを用いて画定したトランジスタは、狭いボディを有するので、高いしきい値電圧を有することになる。特に、トランジスタ・ボディ２３１は、トランジスタ・ボディ２３３よりも狭い。したがって、トランジスタ・ボディ２３１を用いて形成するトランジスタは、トランジスタ・ボディ２３３を用いて形成するトランジスタよりも、しきい値電圧が高くなる。
【００６１】
方法３００に戻る。残るステップ３１６〜３２６は、方法１００について上述したステップ１１６〜１２６と同一である。方法３００は、方法１００と同様に、ボディの厚さをゲート長よりもずっと薄くするのを可能にしながら、デバイスのゲート長を最小フィーチャ・サイズに保つのを可能にする、二重ゲート・トランジスタの形成工程を備えている。さらに、方法３００によれば、二重ゲートの一方がｎ型に縮退的にドープされており、他方がｐ型に縮退的にドープされている、ゲート・ドーピングが非対称な二重ゲート・トランジスタが得られる。一方のゲートをｎ型にドープし、他方のゲートをｐ型にドープすると、結果として得られるデバイスのしきい値電圧が改善する。最後に、方法３００によれば、１回の製造工程で、様々なしきい値電圧を有する二重ゲート・トランジスタを形成することができる。方法３００には、さらなる利点がある。すなわち、方法３００では、側壁スペーサをＲＩＥにたった１回しかさらしていないから、トランジスタ・ボディを画定するのに使用する側壁スペーサの浸食を最小限に抑えることができる。したがって、この実施形態によるシリコンのエッチング断面形状は、きわめて良好に制御されたものになっている。
【００６２】
以上のように、本発明は、改善されたデバイス性能と密度を達成する、二重ゲート・トランジスタおよびその形成方法を提供するものである。本発明の好適な実施形態では、ゲートを非対称にドープした二重ゲート・トランジスタが得られる。この場合、二重ゲートの一方はｎ型に縮退的にドープされ、他方はｐ型に縮退的にドープされている。一方のゲートをｎ型にドープし、他方のゲートをｐ型にドープすると、結果として得られるデバイスのしきい値電圧が改善される。特に、２つのゲートを非対称にドープすると、ボディへの適切なドーピングと相まって、結果として得られるトランジスタのしきい値電圧は、低電圧ＣＭＯＳ動作が可能な範囲の値になる。
【００６３】
また、本発明は、異なるしきい値電圧を有する様々なトランジスタの形成を容易にする、二重ゲートトランジスタおよびその形成方法を提供するものである。本発明の実施形態では、様々なボディ幅を有するトランジスタを形成している。様々なボディ幅を有する二重ゲート・トランジスタを形成することにより、好適な実施形態によれば、製造工程をあまり複雑にすることなく、様々なしきい値電圧を有する二重ゲート・トランジスタを形成することができる。
【００６４】
フィン型二重ゲート電界効果トランジスタを用いた典型的な実施形態について本発明を特に示しかつ説明したけれども、当業者が認識しうるように、好適な実施形態は他の型の二重ゲート・トランジスタに適用することができるし、本発明の本旨と範囲のうちで実現方法の詳細を変更することができる。たとえば、当業者が容易に理解しうるように、本発明は、様々な分離技術（たとえばＬＯＣＯＳやＲＯＸ〔recessed oxide〕など）、様々なウェルと基板の技術、様々なドーパント型、様々なエネルギー、および、様々なドーパント種、に適用することができる。また、当業者が容易に理解しうるように、本発明の本旨は、他の半導体技術（たとえばＢｉＣＭＯＳ、バイポーラ、ＳＯＩ〔silicon on insulator〕、ＳｉＧｅ〔シリコン・ゲルマニウム〕など）に適用することができる。
【００６５】
まとめとして以下の事項を開示する。
（１）様々なしきい値電圧を有するトランジスタを形成する方法であって、
（ａ）半導体基板を準備するステップと、
（ｂ）前記半導体基板上に幅を有する形体を複数個形成するステップと、
（ｃ）少なくとも１つの形体の幅を選択的に調整するステップと、
（ｄ）前記複数の形体を用いて前記半導体基板をパターニングして複数のトランジスタ・ボディを形成し、前記複数のトランジスタ・ボディの各々の幅が前記複数の形体のうちの対応する１つのものの幅によって少なくとも部分的に決められるようにするステップと、
（ｅ）前記複数のトランジスタ・ボディの各々の第１のボディ端に隣接して、第１の仕事関数の第１のゲート構造体を形成するステップと、
（ｆ）前記複数のトランジスタ・ボディの各々の第２のボディ端に隣接して、第２の仕事関数の第２のゲート構造体を形成するステップと
を備えた方法。
（２）第１の仕事関数の前記第１のゲート構造体がｐ型材料から成り、
第２の仕事関数の前記第２のゲート構造体がｎ型材料から成る、
上記（１）に記載の方法。
（３）さらに、
（ｇ）斜めイオン打ち込みを用いて、ソース領域、ドレイン領域、およびハロー領域を形成するステップ
を備えた、
上記（１）に記載の方法。
（４）前記半導体基板がＳＯＩ層から成り、
前記複数の形体を用いて前記半導体基板をパターニングして複数のトランジスタ・ボディを形成するステップが、前記ＳＯＩ層のパターニングを備えている、上記（１）に記載の方法。
（５）前記基板が水平面を有し、
前記水平面に対して約７０°〜８３°の角度でソース領域とドレイン領域とが形成されている、
上記（３）に記載の方法。
（６）複数の形体を形成する前記ステップと、前記複数の形体を用いて複数のトランジスタ・ボディを形成する前記ステップとが、
前記半導体基板上にマンドレル層を形成するステップと、
前記マンドレル層をパターニングして露出側面を形成するステップと、
前記露出側面に隣接して側壁スペーサを形成するステップと
を備え、
前記側壁スペーサの第１の端が第１のボディ端を画定し、前記側壁スペーサの第２の端が第２のボディ端を画定する、
上記（１）に記載の方法。
（７）複数の形体を形成する前記ステップと、前記複数の形体を用いて複数のトランジスタ・ボディを形成する前記ステップとが、
前記半導体基板上にマンドレル層を形成するステップと、
前記マンドレル層をパターニングするステップと、
前記パターニングしたマンドレル層を用いて第１のボディ端を画定するステップと、
ゲート材料層に隣接して側壁スペーサを形成するステップと、
前記側壁スペーサを用いて第２のボディ端を画定するステップと
を備えた
上記（１）に記載の方法。
（８）様々なしきい値電圧を有する複数の電界効果トランジスタを形成する方法であって、
（ａ）埋め込み誘電体層上にシリコン層を備えたＳＯＩ基板を準備するステップと、
（ｂ）前記シリコン層上にマンドレル層を形成したのち、前記マンドレル層をパターニングして複数のマンドレル層端を画定するステップと、
（ｃ）前記シリコン層を前記複数のマンドレル層端でパターニングして、複数の第１のボディ端を形成するステップと、
（ｄ）前記複数の第１のボディ端上に複数の第１のゲート誘電体を形成するステップと、
（ｅ）前記複数の第１のゲート誘電体上において、前記第１のボディ端に隣接して、第１の仕事関数の第１のゲート構造体を複数個形成するステップと、
（ｆ）前記マンドレル層をパターニングして、前記複数の第１のゲート構造体の第１端を露出させるステップと、
（ｇ）前記複数の第１のゲート構造体の前記第１端に隣接して、側壁スペーサ幅を有する複数の側壁スペーサを形成するステップと、
（ｈ）選択した側壁スペーサの幅を調整するステップと、
（ｉ）前記シリコン層を複数の側壁スペーサでパターニングして、複数の第２のボディ端を形成するステップであって、前記パターニングしたシリコン層の前記第１のボディ端と前記第２のボディ端が、複数のトランジスタ・ボディを画定しているステップと、
（ｊ）前記複数の第２のボディ端上に複数の第２のゲート誘電体を形成するステップと、
（ｋ）前記複数の第２のゲート誘電体上において、前記第２のボディ端に隣接して、第２の仕事関数の第２のゲート構造体を複数個形成するステップと
を備えた方法。
（９）第１の仕事関数の前記複数の第１のゲート構造体がｐ型ポリシリコン材料から成り、
第２の仕事関数の前記複数の第２のゲート構造体がｎ型ポリシリコン材料から成る、
上記（８）に記載の方法。
（１０）第１の仕事関数の前記複数の第１のゲート構造体がｎ型ポリシリコン材料から成り、
第２の仕事関数の前記複数の第２のゲート構造体がｐ型ポリシリコン材料から成る、
上記（８）に記載の方法。
（１１）さらに、
前記トランジスタ・ボディ中に斜めイオン打ち込みを行なって、前記トランジスタ・ボディ中に複数のソース／ドレイン打ち込み領域を形成するステップ
を備えた
上記（８）に記載の方法。
（１２）
（ａ）基板上に形成された複数のトランジスタ・ボディであって、前記トランジスタ・ボディは各々トランジスタ・ボディ幅を画定する第１の垂直端と第２の垂直端とを有し、前記複数のトランジスタ・ボディのうちの選択した部分が既調整の幅を有している、複数のトランジスタ・ボディと、
（ｂ）複数の第１のゲート構造体であって、前記複数の第１のゲート構造体の各々が前記複数のトランジスタ・ボディの第１の垂直端の１つに隣接しており、前記複数の第１のゲート構造体は第１の仕事関数を有している、複数の第１のゲート構造体と、
（ｃ）複数の第２のゲート構造体であって、前記複数の第２のゲート構造体の各々が前記複数のトランジスタ・ボディの第２の垂直端の１つに隣接しており、前記複数の第２のゲート構造体は第２の仕事関数を有している、複数の第２のゲート構造体と
を備えたトランジスタ群。
（１３）前記複数の第１のゲート構造体がｐ型材料から成り、
前記複数の第２のゲート構造体がｎ型材料から成る、
上記（１２）に記載のトランジスタ群。
（１４）前記複数のトランジスタ・ボディが半導体フィンから成る、
上記（１２）に記載のトランジスタ群。
（１５）前記複数のトランジスタ・ボディがＳＯＩ層の一部から成る、
上記（１２）に記載のトランジスタ群。
（１６）前記複数の第１のゲート構造体および前記複数の第２のゲート構造体がポリシリコンから成る、
上記（１２）に記載のトランジスタ群。
（１７）さらに、
前記トランジスタ・ボディの第１の垂直端と前記第１のゲート構造体との間に設けられた複数の第１のゲート誘電体と、
前記トランジスタ・ボディの第２の垂直端と前記第２のゲート構造体との間に設けられた複数の第２のゲート誘電体と
を備えた、
上記（１２）に記載のトランジスタ群。
（１８）前記複数のトランジスタ・フィンがソース・イオン打ち込み領域とドレイン・イオン打ち込み領域とを備えている、
上記（１２）に記載のトランジスタ群。
（１９）前記複数の第１のゲート構造体および前記複数の第２のゲート構造体の各々が長さを有しており、
前記複数のトランジスタ・ボディの各々の前記幅が前記長さの約４分の１未満である、
上記（１２）に記載のトランジスタ群。
（２０）前記複数のトランジスタ・ボディの前記幅が約２．５ｎｍよりも広い、
上記（１２）に記載のトランジスタ群。
１ （２１）
第１のボディ幅と、
第１のゲートと、
第２のゲートと
を備えた第１のトランジスタと、
第２のボディ幅と、
第１のゲートと、
第２のゲートと
を備えた第２のトランジスタと
を備え、
前記第１のゲートは各々第１の仕事関数を有し、前記第２のゲートは各々第２の仕事関数を有する
二重ゲート・トランジスタ群。
【図面の簡単な説明】
【図１】 第１の製造方法を示すフローチャートを示す図てある。
【図２】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図３】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図４】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図５】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図６】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図７】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図８】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図９】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図１０】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図１１】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図１２】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図１３】 製造中の典型的な二重ゲート・トランジスタの側断面図である。
【図１４】 製造中の典型的な二重ゲート・トランジスタの透視図である。
【図１５】 製造中の典型的な二重ゲート・トランジスタの透視図である。
【図１６】 製造中の典型的な二重ゲート・トランジスタの透視図である。
【図１７】 製造中の典型的な二重ゲート・トランジスタの透視図である。
【図１８】 製造中の典型的な二重ゲート・トランジスタの透視図である。
【図１９】 第２の製造方法を示すフローチャートを示す図である。
【図２０】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２１】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２２】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２３】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２４】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２５】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２６】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２７】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２８】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図２９】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図３０】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【図３１】 製造中の第２の典型的な二重ゲート・トランジスタの側断面図である。
【符号の説明】
１００ 方法
２００ ウェーハ部
２０２ ＳＯＩ層
２０４ 埋め込み酸化層
２０６ 酸化層
２０８ 窒化層
２１０ 酸化層
２１２ マンドレル層
２１４ 側壁スペーサ
２１５ フォトレジスト
２１６ ゲート酸化膜
２１８ ｎ+ ポリシリコン
２２０ 熱酸化層
２２６ ｐ+ ポリシリコン
２２８ 熱成長酸化膜
２３０ 真性ポリシリコン
２３１ トランジスタ・ボディ
２３２ ハードマスク
２３３ トランジスタ・ボディ
２４０ 誘電体
２４２ 側壁スペーサ
３００ 方法
３０２ 側壁スペーサ

Claims (18)

  1. 様々なしきい値電圧を有するトランジスタを形成する方法であって、
    （ａ）半導体基板を準備するステップと、
    （ｂ）前記半導体基板上に幅を有する形体を複数個形成するステップと、
    （ｃ）前記複数個のうちの一部の前記形体の幅を選択的に調整するステップと、
    （ｄ）前記調整するステップ（ｃ）後の複数個の形体を用いて前記半導体基板をパターニングして複数個のトランジスタ・ボディを形成し、前記複数個のトランジスタ・ボディの各々の幅が前記複数個の形体のうちの対応する１つのものの幅によって少なくとも部分的に決められるようにするステップと、
    （ｅ）前記複数個のトランジスタ・ボディの各々の第１のボディ端に隣接して、第１の仕事関数の第１のゲート構造体を形成するステップと、
    （ｆ）前記複数個のトランジスタ・ボディの各々の第２のボディ端に隣接して、前記第１の仕事関数とは異なる第２の仕事関数の第２のゲート構造体を形成するステップと
    を備えた方法。
  2. 前記第１の仕事関数の前記第１のゲート構造体がｐ型材料から成り、
    前記第２の仕事関数の前記第２のゲート構造体がｎ型材料から成る、
    請求項１に記載の方法。
  3. さらに、
    （ｇ）斜めイオン打ち込みを用いて、ソース領域、ドレイン領域、およびハロー領域を形成するステップ
    を備えた、
    請求項１に記載の方法。
  4. 前記半導体基板がＳＯＩ層から成り、
    前記複数個の形体を用いて前記半導体基板をパターニングして複数個のトランジスタ・ボディを形成するステップが、前記ＳＯＩ層のパターニングを備えている、
    請求項１に記載の方法。
  5. 前記基板が水平面を有し、
    前記水平面に対して７０°〜８３°の角度でソース領域とドレイン領域とが形成されている、
    請求項３に記載の方法。
  6. 複数個の形体を形成する前記ステップと、前記複数個の形体を用いて複数個のトランジスタ・ボディを形成する前記ステップとが、
    前記半導体基板上にマンドレル層を形成するステップと、
    前記マンドレル層をパターニングして露出側面を形成するステップと、
    前記露出側面に隣接して側壁スペーサからなる形体を形成するステップと
    を備え、
    前記側壁スペーサの第１の端が第１のボディ端を画定し、前記側壁スペーサの第２の端が第２のボディ端を画定する、
    請求項１に記載の方法。
  7. 複数個の形体を形成する前記ステップと、前記複数個の形体を用いて複数個のトランジスタ・ボディを形成する前記ステップとが、
    前記半導体基板上にマンドレル層を形成するステップと、
    前記マンドレル層をパターニングするステップと、
    前記パターニングしたマンドレル層を用いて第１のボディ端を画定するステップと、
    ゲート材料層に隣接して側壁スペーサからなる形体を形成するステップと、
    前記側壁スペーサからなる形体を用いて第２のボディ端を画定するステップと
    を備えた
    請求項１に記載の方法。
  8. 様々なしきい値電圧を有する複数個の電界効果トランジスタを形成する方法であって、
    （ａ）埋め込み誘電体層上にシリコン層を備えたＳＯＩ基板を準備するステップと、
    （ｂ）前記シリコン層上にマンドレル層を形成したのち、前記マンドレル層をパターニングして複数個のマンドレル層端を画定するステップと、
    （ｃ）前記シリコン層を前記複数個のマンドレル層端でパターニングして、複数個の第１のボディ端を形成するステップと、
    （ｄ）前記複数個の第１のボディ端上に複数個の第１のゲート誘電体を形成するステップと、
    （ｅ）前記複数個の第１のゲート誘電体上において、前記第１のボディ端に隣接して、第１の仕事関数の第１のゲート構造体を複数個形成するステップと、
    （ｆ）前記マンドレル層を除去し、前記複数個の第１のゲート構造体の第１端を露出させるステップと、
    （ｇ）前記複数個の第１のゲート構造体の前記第１端に隣接して、側壁スペーサ幅を有する複数個の側壁スペーサを形成するステップと、
    （ｈ）選択した一部の前記側壁スペーサの幅を調整するステップと、
    （ｉ）前記シリコン層を前記調整するステップ（ｈ）後の複数個の側壁スペーサでパターニングして、複数個の第２のボディ端を形成するステップであって、前記パターニングしたシリコン層の前記第１のボディ端と前記第２のボディ端が、複数個のトランジスタ・ボディを画定しているステップと、
    （ｊ）前記複数個の第２のボディ端上に複数個の第２のゲート誘電体を形成するステップと、
    （ｋ）前記複数個の第２のゲート誘電体上において、前記第２のボディ端に隣接して、前記第１の仕事関数とは異なる第２の仕事関数の第２のゲート構造体を複数個形成するステップと
    を備えた方法。
  9. 前記第１の仕事関数の前記複数個の第１のゲート構造体がｐ型ポリシリコン材料から成り、
    前記第２の仕事関数の前記複数個の第２のゲート構造体がｎ型ポリシリコン材料から成る、
    請求項８に記載の方法。
  10. 前記第１の仕事関数の前記複数個の第１のゲート構造体がｎ型ポリシリコン材料から成り、
    前記第２の仕事関数の前記複数個の第２のゲート構造体がｐ型ポリシリコン材料から成る、
    請求項８に記載の方法。
  11. さらに、
    前記トランジスタ・ボディ中に斜めイオン打ち込みを行なって、前記トランジスタ・ボディ中に複数個のソース／ドレイン打ち込み領域を形成するステップ
    を備えた
    請求項８に記載の方法。
  12. （ａ）基板上に形成された複数個のトランジスタ・ボディであって、前記トランジスタ・ボディは各々トランジスタ・ボディ幅を画定する第１の垂直端と第２の垂直端とを有し、前記複数個のトランジスタ・ボディから選択した一部のトランジスタ・ボディが第１の幅を有し、残りのトランジスタ・ボディが前記第１の幅と異なる第２の幅を有している、複数個のトランジスタ・ボディと、
    （ｂ）複数個の第１のゲート構造体であって、前記複数個の第１のゲート構造体の各々が前記複数個のトランジスタ・ボディの第１の垂直端の１つに隣接しており、前記複数個の第１のゲート構造体は第１の仕事関数を有している、複数個の第１のゲート構造体と、
    （ｃ）複数個の第２のゲート構造体であって、前記複数個の第２のゲート構造体の各々が前記複数個のトランジスタ・ボディの第２の垂直端の１つに隣接しており、前記複数個の第２のゲート構造体は前記第１の仕事関数とは異なる第２の仕事関数を有している、複数個の第２のゲート構造体と
    を備えたトランジスタ群。
  13. 前記複数個の第１のゲート構造体がｐ型材料から成り、
    前記複数個の第２のゲート構造体がｎ型材料から成る、
    請求項１２に記載のトランジスタ群。
  14. 前記複数個のトランジスタ・ボディが半導体フィンから成る、
    請求項１２に記載のトランジスタ群。
  15. 前記複数個のトランジスタ・ボディがＳＯＩ層の一部から成る、
    請求項１２に記載のトランジスタ群。
  16. 前記複数個の第１のゲート構造体および前記複数個の第２のゲート構造体がポリシリコンから成る、
    請求項１２に記載のトランジスタ群。
  17. さらに、
    前記トランジスタ・ボディの第１の垂直端と前記第１のゲート構造体との間に設けられた複数個の第１のゲート誘電体と、
    前記トランジスタ・ボディの第２の垂直端と前記第２のゲート構造体との間に設けられた複数個の第２のゲート誘電体と
    を備えた、
    請求項１２に記載のトランジスタ群。
  18. 第１のボディ幅を有する第１のボディと、
    第１のゲートと、
    第２のゲートと
    を備えた第１のトランジスタと、
    前記第１のボディ幅と異なる第２のボディ幅を有する第２のボディと、
    第１のゲートと、
    第２のゲートと
    を備えた第２のトランジスタと
    を備え、
    前記第１のゲートは各々第１の仕事関数を有し、前記第２のゲートは各々前記第１の仕事関数とは異なる第２の仕事関数を有する
    二重ゲート・トランジスタ群。
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