JP4565097B2 - 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法 - Google Patents

二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法 Download PDF

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Description

本発明は二重ゲートＭＯＳトランジスタおよび二重ゲートＣＭＯＳトランジスタ、その製造方法に関する。
基板上に絶縁物を介して用意された所定の厚さの半導体結晶層に設けられた深さが該絶縁物に少なくとも達しかつ所定の開口面積を有する溝内にはＮ形の二重ゲートＭＯＳトランジスタ構造もしくはＰ形の二重ゲートＭＯＳトランジスタ構造が一つ設けられた構造が下記特許文献１（特開２００２−２７０８５０号公報）に開示されている。また、基板上に複数の二重ゲートＭＯＳトランジスタ群が構成された構造が下記特許文献２（特開２００３−１６３３５６号公報）に開示されている。これらはいずれもトランジスタ構造同士は離間されていると見なせる。すなわち各トランジスタ構造はＮ形もしくはＰ形であり、それらは互いに離間されて構成されているものであった。さらに、これらにはソース領域またはドレイン領域との電気的接触をとる構造について特には開示されておらず、従来のように表面よりとるものと見られる。
特開２００２−２７０８５０号公報 特開２００３−１６３３５６号公報
下記特許文献１（特開２００２−２７０８５０号公報）または下記特許文献２（特開２００３−１６３３５６号公報）に開示されているような二重ゲートＭＯＳトランジスタ構造においては、半導体層からなる各ドレイン領域や各ソース領域の電極部すなわちそれらに対する電気的接触部（ドレインコンタクトやソースコンタクト）を表面に設けているために、それら電極部の面積を、チャネル領域の面積に比べて半導体層であるが故に接触抵抗を十分に低くするため格段に大きくする必要がある。トランジスタ構造の微細化が進むほど電極部の面積は小さくなり、そのため接触抵抗が増大し、素子機能の著しい障害となってくる。これを回避するには電極部の面積を大きくするしかないが、上記の二重ゲートＭＯＳトランジスタ構造では、チャネル領域の表面積は二重ゲートで挟まれたゲート電極方向のチャネルの厚さとソース領域からドレイン領域までの長さの積で決まり、これらは通常リソグラフィー技術の限界まで小さくするので、そのため電極部の面積増大が特に顕著となり、トランジスタ構造全体の面積の微細化の障害となる欠点を有していた。
また二重ゲートＭＯＳトランジスタ構造を用いた集積回路を構成する場合においても通常のＭＯＳ集積回路と同様に、消費電力低減のためいわゆるＣＭＯＳ構造を用いるのが普通である。しかし、従来の二重ゲートＭＯＳトランジスタ構造ではＮ形およびＰ形のＭＯＳトランジスタ構造が離間されて設けられているので、ＣＭＯＳ回路を構成する場合にそれぞれのドレイン領域を電気的に接続して出力端子とするための配線工程が不可欠であり、これはそれぞれ表面に設けられた電極部間を金属などの配線材料で結ぶことで行われるが、電極部の面積が大きいため回路面積の増加を生じ集積回路の動作速度の減少や製造コストの増加などの欠点を生じていた。
本発明の目的は、ソース領域およびドレイン領域の電極部の接触面積を確保しながらトランジスタ全体の面積を小さくするようにした二重ゲートＭＯＳトランジスタおよび二重ゲートＣＭＯＳトランジスタ、その製造方法を提供することにある。
基板上に絶縁物を介して用意された所定の高さの半導体結晶層に設けられた深さが該絶縁物に少なくとも達しかつ所定の開口面積を有する溝内に設けられ、該半導体結晶層の一部からなりかつそれぞれ所定の長さと高さ、所定の水平断面形状を有する島状半導体結晶層群を設け、その内少なくとも一つの島状半導体結晶層中にその長さ方向にソース領域、チャネル領域およびドレイン領域が順次形成されており、その高さをチャネル幅とし、二つのゲート電極はチャネル領域と同一主面上にチャネル領域を挟んで相対しかつ互いに電気的に絶縁されているＮ形二重ゲートＭＯＳトランジスタ構造またはＰ形二重ゲートＭＯＳトランジスタ構造であって、ソース電極およびドレイン電極を該島状半導体結晶層の側面部に設けた二重ゲートＭＯＳトランジスタ構造とする。さらに、該島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部は各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。
また、絶縁物により基板から分離された所定の高さを有する半導体結晶層を用意し、深さが該絶縁物に少なくとも達しかつ所定の開口面積を有する溝を設け、該半導体結晶層の一部からなりかつそれぞれ所定の長さと高さ、所定の水平断面形状を有する島状半導体結晶層群を溝内に設ける。必要であればこの各島状半導体結晶層は内部に該溝と同様深さの溝が同時に形成されるような水平断面形状を有するとしても良い。そして、少なくともその島状半導体結晶層群の一つの島状半導体結晶層にその長さ方向にそってその高さをチャネル幅とするＮ形二重ゲートＭＯＳトランジスタ構造およびＰ形二重ゲートＭＯＳトランジスタ構造を少なくとも一組形成し、該島状半導体結晶層内において該Ｎ形二重ゲートＭＯＳトランジスタ構造および該Ｐ形二重ゲートＭＯＳトランジスタ構造の各ドレイン領域が接しており、それぞれ長さ方向の端部に向かって（Ｎ形とＰ形では互いに反対方向となる）各チャネル領域、各ソース領域がこの順に配置され、それぞれの二重絶縁ゲート電極はそれぞれのチャネル領域と同一主面上にチャネル領域を挟んで相対しかつ互いに電気的に絶縁されているＮ形二重ゲートＭＯＳトランジスタ構造およびＰ形二重ゲートＭＯＳトランジスタ構造からなり、両ドレイン領域の境界を横断するように電極部を設けて出力端子とした二重ゲートＣＭＯＳ構造を形成する。また、必要であればこの二重ゲートＣＭＯＳ構造のＮ形またはＰ形の二重ゲートＭＯＳトランジスタ構造に並列または直列に接続されたそれぞれＮ形またはＰ形の二重ゲートＭＯＳトランジスタ構造を同一島状半導体結晶層に形成する。さらに、溝内の他の島状半導体結晶層にはＮ形二重ゲートＭＯＳトランジスタ構造またはＰ形二重ゲートＭＯＳトランジスタ構造のみを形成し、必要に応じて回路素子として用いる。
また、電極部の平面積の増大を軽減するために、該島状半導体結晶層内に形成されたＮ形またはＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域の電極部を該島状半導体結晶層の側面部に設ける。さらに、各ゲート電極と自己整合（一回のリソグラフィー工程で同時に位置決めされること）で設ける。
なお、上記島状半導体結晶層群の代わりに溝を横断してなる橋状の半導体結晶層群を設け、後の工程で素子分離を行い結果として周囲から分離される半導体結晶層群を設けても良い。
具体的には、以下の課題解決手段を用いる。
（１） 二重ゲートＭＯＳトランジスタは、基板、絶縁層、半導体層を順次積層し、半導体層を島状領域を残して絶縁層まで開口し、前記島状領域は、所定の長さと高さおよび所定の水平断面形状を有する半導体結晶層を有し、該半導体結晶層はその長さ方向にＰ型又はＮ型のソース領域、チャネル領域およびドレイン領域が順次形成されており、前記各領域の側面に接してソース電極、ゲート電極およびドレイン電極を設け、前記ゲート電極を前記チャネル領域の両側面に接して設けたことを特徴とする。
（２） 上記（１）記載の二重ゲートＭＯＳトランジスタは、前記溝内に、Ｐ型の上記（１）記載の二重ゲートＭＯＳトランジスタのみ、又はＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタのみ、又はＰ型の上記（１）記載の二重ゲートＭＯＳトランジスタとＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタの両者を混在させたもの、のいずれか１つの組み合わせを複数設けたことを特徴とする。
（３） 前記Ｐ型の上記（１）記載の二重ゲートＭＯＳトランジスタとＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタの両者を混在させた上記（２）記載の二重ゲートＭＯＳトランジスタは、前記ゲート電極を同じ仕事関数を有する材料で形成したことを特徴とする。
（４） 上記（２）または（３）に記載の二重ゲートＭＯＳトランジスタは、
前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したことを特徴とする。
（５） 上記（２）乃至（４）のいずれか１項記載の二重ゲートＭＯＳトランジスタは、
前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、又は、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする。
（６） 上記（２）乃至（４）のいずれか１項記載の二重ゲートＭＯＳトランジスタは、
前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする。
（７） 二重ゲートＣＭＯＳトランジスタは、上記（２）または（３）に記載の前記島状領域の半導体結晶層にその長さ方向にＰ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域とＮ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を順次形成し、上記（２）または（３）に記載の前記島状領域の半導体結晶層の中央部において前記Ｎ形二重ゲートＭＯＳトランジスタと前記Ｐ形二重ゲートＭＯＳトランジスタの両ドレイン領域を接して設けたことを特徴とする。
（８） 上記（７）記載の二重ゲートＣＭＯＳトランジスタは、前記Ｐ型二重ゲートＭＯＳトランジスタのドレイン電極と前記Ｎ型二重ゲートＭＯＳトランジスタのドレイン電極は、前記Ｐ型二重ゲートＭＯＳトランジスタのドレイン領域と前記Ｎ型二重ゲートＭＯＳトランジスタのドレイン領域とが接する境界を横断して設けられた共通のドレイン電極となっていることを特徴とする。
（９） 前記開口を有する溝の内部には、上記（７）又は（８）記載の二重ゲートＣＭＯＳトランジスタを複数個設けても良い。
（１０） 上記（７）乃至（９）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｎ形とＰ型の両二重ゲートＭＯＳトランジスタにおけるゲート電極を全て同じ仕事関数を有する材料で形成することを特徴とする。
（１１） 上記（７）乃至（１０）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記開口内に一個または複数個の上記（１）記載の二重ゲートＭＯＳトランジスタを混在させたことを特徴とする。
（１２） 上記（７）乃至（１１）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したことを特徴とする。
（１３） 上記（７）乃至（１２）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする。
（１４） 二重ゲートＭＯＳトランジスタの製造方法は、
基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域またはＮ形領域の深さが前記絶縁物に達する第一の高濃度不純物領域およびこれと半導体領域をもって所定の間隔を有して離間され、第一の高濃度不純物領域と同じ導電形の第二の高濃度不純物領域からなる少なくともひとつの高濃度不純物領域対を基板面と平行に設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、その中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、一方の端部に位置するドレイン電極部、他方の端部に位置するソース電極部およびこれらの間に所定の間隔で位置するゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうちゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなることを特徴とする。
（１５） 上記（１４）記載の二重ゲートＭＯＳトランジスタの製造方法は、前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化することを特徴とする。
（１６） 上記（１４）又は（１５）記載の二重ゲートＭＯＳトランジスタの製造方法は、ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成することを特徴とする。
（１７） 二重ゲートＣＭＯＳトランジスタの製造方法は、基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設けると共に、前記半導体結晶層中に、Ｎ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設け、前記Ｐ形のドレイン領域とＮ形のドレイン領域とを接して設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、かつ前記Ｐ形のドレイン領域とＮ形のドレイン領域との境界の少なくとも一部が中間部に位置し、各ソース領域およびドレイン領域間の各中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、両端部に位置する各ソース電極部、それぞれ半導体領域をもって所定の間隔を有して離間された各ドレイン電極部およびこれらの間に所定の間隔で位置する各ゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、前記溝内をシリコン酸化膜で埋め込む工程と、一方のP形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め込む工程と、他方のN形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうち一方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、他方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第四の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなることを特徴とする。
（１８） 上記（１７）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記各ゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する前記第二および第三の溝群を同時に形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化することを特徴とする。
（１９） 上記（１７）又は（１８）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記Ｐ形のドレイン電極部の島状多結晶シリコン部とＰ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の大きいソース電極材料およびドレイン電極材料で埋め込み、前記Ｎ形のドレイン電極部の島状多結晶シリコン部とＮ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の小さいソース電極材料およびドレイン電極材料で埋め込むことを特徴とする。
（２０） 上記（１７）乃至（１９）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化することを特徴とする。
（２１） 上記（１７）乃至（２０）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタの製造方法は、ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成することを特徴とする。
本発明による各電極部を島状半導体結晶層の側面部に設けることの利点を説明する。島状半導体結晶層の高さをＨ、電極部の横方向厚さをＴ、コンタクトに必要な領域の周囲長をＬ、所望の十分小さな接触抵抗を得るために電極部に必要な面積をＳとする。通常のように上部からコンタクトをとれば必要な電極部の平面積はＳそのものである。しかし、側面部から取れば、Ｌ＝Ｓ／Ｈであり、さらに両側面部と端面部で取れるので、必要な側面部の長さは（Ｌ−Ｔ）／２となる。この場合の電極部平面積Ｓ’はＳ’＝Ｔ＊（Ｌ−Ｔ）／２となり、これはＴを小さくすればいくらでも小さくでき、Ｓ’＜＜Ｓは容易に実現できることを示している。すなわち、電極部のための平面積を通常の場合に比べて極めて小さくすることができる利点がある。
本発明のＣＭＯＳ構造では、対をなすＮ形二重ゲートＭＯＳトランジスタ構造およびＰ形二重ゲートＭＯＳトランジスタ構造が一つの島状半導体結晶層にそれぞれのドレイン領域を接して構成されているので、各素子が分離されて構成されている場合に比べて素子面積が小さくできる。さらに各電極部が島状半導体結晶層の側面部に設けられているので一層の素子面積低減が可能である。後で示す製造工程例で説明するが、金属またはシリサイドからなる各ゲート電極、互いに電気的に接続されて出力電極を構成する各ドレイン電極、各ソース電極が自己整合で該島状半導体結晶層の側面部に形成可能なので一層素子面積を小さく出来、回路構造をより密に形成できる。また上記自己整合により、各電極間の離間距離の製造工程による変動を極めて小さくでき、回路動作の変動を小さくできる。さらに、これにより第一層（溝内で基板から半導体結晶層を絶縁している絶縁膜上）の配線を各種金属または各種シリサイドまたはそれらが積層された複合材料で行うことができるので従来のような高不純物濃度の半導体層による配線より寄生抵抗が小さく、また微細にすることが出来、さらなる回路面積の縮小化と回路動作の高速化ができる。
また、上記二重ゲートトランジスタ構造を溝内に形成することは、その溝によってエッチングマスクが積層された周囲の半導体結晶層部分を残存させ、それを平坦化工程例えば化学機械研磨法（ＣＭＰ）などのエッチングマスクとして作用させ、凹凸の少ない平坦化ができるなどの効果がある。またもし、基板上に素子領域のみである場合は、特開２００２−２７０８５０号公報または特開２００３−１６３３５６号公報に開示されているようないわゆるフィン構造の二重ゲートＭＯＳトランジスタ構造においては特に、平坦化工程によって素子領域が破壊あるいは変形されてしまう欠点があるが、上記溝の周囲をエッチングマスクとして用いればその欠点を改善することができる。
以下、本件出願の発明の効果を詳細に説明する。
（Ａ） 二重ゲートＭＯＳトランジスタは、基板、絶縁層、半導体層を順次積層し、半導体層を島状領域を残して絶縁層まで開口し、前記島状領域は、所定の長さと高さおよび所定の水平断面形状を有する半導体結晶層を有し、該半導体結晶層はその長さ方向にＰ型又はＮ型のソース領域、チャネル領域およびドレイン領域を順次形成されており、前記各領域の側面に接してソース電極、ゲート電極およびドレイン電極を設け、前記ドレイン電極を前記チャネル領域の両側面に接して設けたので、従来は同じ半導体の拡散層などでしかできず、抵抗が大きいため長い配線には用いることができず、配線の自由度が制約されていたが、本発明では電極を側面部に設けることによって電極のための平面積を小さくでき、したがって二重ゲートＭＯＳトランジスタの平面積を小さくできる。また、二重ゲートＭＯＳトランジスタが設けられている面と同一の面上すなわち開口内での金属による配線が可能になる。
（Ｂ） 上記（１）記載の二重ゲートＭＯＳトランジスタは、前記溝内に、Ｐ型の上記（１）記載の二重ゲートＭＯＳトランジスタのみ、又はＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタのみ、又はＰ型の上記（１）記載の二重ゲートＭＯＳトランジスタとＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタの両者を混在させたもの、のいずれか１つの組み合わせを複数設けたので、二重ゲートＭＯＳトランジスタを用いた回路が開口内で構成でき、開口内での金属配線による接続が可能となる。
（Ｃ） 前記Ｐ型の上記（１）記載の二重ゲートＭＯＳトランジスタとＮ型の上記（１）記載の二重ゲートＭＯＳトランジスタの両者を混在させた上記（２）記載の二重ゲートＭＯＳトランジスタは、前記ゲート電極を同じ仕事関数を有する材料で形成したので、Ｐ形の二重ゲートＭＯＳトランジスタとＮ形の二重ゲートＭＯＳトランジスタのゲート電極を一回のプロセスで形成でき、製造工程の簡単化ができる。
（Ｄ） 上記（２）または（３）に記載の二重ゲートＭＯＳトランジスタは、
前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したので、半導体結晶からなるソース領域およびドレイン領域との接触抵抗をより小さくできるので更なる二重ゲートＭＯＳトランジスタの面積の縮小化が可能となる。したがって、寄生容量が減少しより高速動作が可能であり、また集積密度を大きくすることが可能となる。
（Ｅ） 上記（２）乃至（４）のいずれか１項記載の二重ゲートＭＯＳトランジスタは、
前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、又は、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定される平面形状となるように構成することができ、こうすると、従来は各電極の相互配置が複数の別々のパターンで決定されていた所、本発明ではそれが一つのパターンで決定できるようになり、従来のようなパターン間での位置合わせマージンが不要となり、二重ゲートＭＯＳトランジスタの面積を小さくできる。また本発明でのパターンを開口内での配線パターンを含めて定めることができるので、回路に要する面積も小さくできる。
（Ｆ） 上記（２）乃至（４）のいずれか１項記載の二重ゲートＭＯＳトランジスタは、
前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定される平面形状となるように構成することができ、こうすると、従来は各電極の相互配置が複数の別々のパターンで決定されていた所、本発明ではそれが一つのパターンで決定できるようになり、従来のようなパターン間での位置合わせマージンが不要となり、二重ゲートＭＯＳトランジスタの面積を小さくできる。また本発明でのパターンを開口内での配線パターンを含めて定めることができるので、回路に要する面積も小さくできる。
（Ｇ） 二重ゲートＣＭＯＳトランジスタは、上記（２）または（３）に記載の前記島状領域の半導体結晶層にその長さ方向にＰ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域とＮ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を順次形成し、上記（２）または（３）に記載の前記島状領域の半導体結晶層の中央部において前記Ｎ形二重ゲートＭＯＳトランジスタと前記Ｐ形二重ゲートＭＯＳトランジスタの両ドレイン領域を接して設けたので、Ｐ形二重ゲートＭＯＳトランジスタとＮ形二重ゲートＭＯＳトランジスタとを離間して構成する従来例に比べて、それぞれのドレイン領域間を接続する配線が不要となるので二重ゲートＣＭＯＳトランジスタの面積を小さくできる。
（Ｈ） なお、上記（７）記載の二重ゲートＣＭＯＳトランジスタでも、先に述べた二重ゲートＭＯＳトランジスタの場合と同様、前記ドレイン電極およびソース電極が前記島状半導体結晶層のソース領域およびドレイン領域の側面に接して設けられるので、従来配線は同じ半導体の拡散層などでしかできず、抵抗が大きいため長い配線には用いることができず、配線の自由度が制約されていたが、本発明は電極を側面部に設けることによって電極のための平面積を小さくでき、したがって二重ゲートＣＭＯＳトランジスタの平面積を小さくできる。また、二重ゲートＣＭＯＳトランジスタが設けられている面と同一の面上すなわち開口内での金属による配線が可能となる。
（Ｉ） 前記開口を有する溝の内部に、上記（７）又は（８）記載の二重ゲートＣＭＯＳトランジスタを複数個設けた場合には、開口内に二重ゲートＣＭＯＳトランジスタによる回路が構成でき、二重ゲートＣＭＯＳが設けられている面と同一の面上すなわち開口内での金属による配線が可能となる。
（Ｊ） 上記（７）乃至（９）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｎ形とＰ型の両二重ゲートＭＯＳトランジスタにおけるゲート電極を全て同じ仕事関数を有する材料で形成するので、Ｐ形の二重ゲートＭＯＳトランジスタとＮ形の二重ゲートＭＯＳトランジスタのゲート電極を一回のプロセスで形成でき、製造工程の簡単化ができる。
（Ｋ） 上記（７）乃至（１０）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記開口内に一個または複数個の上記（１）記載の二重ゲートＭＯＳトランジスタを混在させたので、開口内に二重ゲートＣＭＯＳトランジスタとＮ形およびＰ形の両二重ゲートＭＯＳトランジスタにより多様な回路を構成できる。
（Ｌ） 上記（７）乃至（１１）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したので、半導体結晶からなるソース領域およびドレイン領域との接触抵抗をより小さくできるので更なる二重ゲートＣＭＯＳトランジスタの面積の縮小化が可能となる。したがって、寄生容量が減少しより高速動作が可能となり、また集積密度を大きくすることができるようになる。
（Ｍ） 上記（７）乃至（１２）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタは、前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定される平面形状となるように構成することができ、こうすると、従来は各電極の相互配置は複数の別々のパターンで決定ていた所、本発明ではそれが一つのパターンで決定できるようになり、従来のようなパターン間での位置合わせマージンが不要となり、二重ゲートＣＭＯＳトランジスタの面積を小さくできる。また本発明でのパターンを開口内での配線パターンを含めて定めることができるので、回路に要する面積も小さくできる。
（Ｎ） 二重ゲートＭＯＳトランジスタの製造方法は、
基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域またはＮ形領域の深さが前記絶縁物に達する第一の高濃度不純物領域およびこれと半導体領域をもって所定の間隔を有して離間され、第一の高濃度不純物領域と同じ導電形の第二の高濃度不純物領域からなる少なくともひとつの高濃度不純物領域対を基板面と平行に設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、その中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、一方の端部に位置するドレイン電極部、他方の端部に位置するソース電極部およびこれらの間に所定の間隔で位置するゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうちゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなるので、溝内に二重ゲートＭＯＳトランジスタを構成することによって、各平坦化工程でのその形状の著しい変形や破壊を防止できる。また、一つのパターンで各電極配置を決定でき製造工程の簡単化とその面積の微小化が可能となる。また、ソース電極、ドレイン電極を側面部に形成可能であり、その平面積の微小化が可能となる。
（Ｏ） 上記（１４）記載の二重ゲートＭＯＳトランジスタの製造方法は、前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化するので、チャネル領域の厚さを薄くすることによって、より顕著に短チャネル効果の防止ができる、すなわちより短いチャネル長の二重ゲートＭＯＳトランジスタを集積回路素子として用いることができる。
（Ｐ） 上記（１４）又は（１５）記載の二重ゲートＭＯＳトランジスタの製造方法は、ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成するので、異なる電極材料をそれぞれ埋め込んで平坦化する代わりに所望の材料を順次埋め込んで一挙に平坦化することにより電極形成工程が一回でできるので製造工程が簡単化される。また、溝外部および二重ゲートＭＯＳトランジスタ上のエッチングマスク上には電極材料が順次積層されるがこのエッチングマスクを用いて平坦化すれば電極以外の部分の電極材料は一度に除去されるので電極形成工程が一回でできるので製造工程が簡単化される。
（Ｑ） 二重ゲートＣＭＯＳトランジスタの製造方法は、基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設けると共に、前記半導体結晶層中に、Ｎ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設け、前記Ｐ形のドレイン領域とＮ形のドレイン領域とを接して設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、かつ前記Ｐ形のドレイン領域とＮ形のドレイン領域との境界の少なくとも一部が中間部に位置し、各ソース領域およびドレイン領域間の各中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、両端部に位置する各ソース電極部、それぞれ所定の間隔を有する半導体領域をもって離間された各ドレイン電極部およびこれらの間に所定の間隔で位置する各ゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、前記溝内をシリコン酸化膜で埋め込む工程と、一方のＰ形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め込む工程と、他方のＮ形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうち一方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、他方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第四の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなるので、溝内に二重ゲートＣＭＯＳトランジスタを構成することによって、各平坦化工程でのその形状の著しい変形や破壊を防止できる。また、Ｐ形二重ゲートＭＯＳトランジスタとＮ形二重ゲートＭＯＳトランジスタのドレイン領域を接して設けているので各ドレイン領域間の配線が最短にできる。また、一つのパターンで各電極配置を決定でき製造工程の簡単化と二重ゲートＣＭＯＳトランジスタの面積の微小化が可能となる。また、ソース電極、ドレイン電極を側面部に形成でき、その平面積を微小化できる。
（Ｒ）上記（１７）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記ゲート電極部の島状多結晶シリコン部を除去して前記第二および第三の溝群を同時に形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化するので、一つのゲート電極材料で済むので製造工程の簡単化ができる。
（Ｓ） 上記（１７）又は（１８）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記Ｐ形のドレイン電極部の島状多結晶シリコン部とＰ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の大きいソース電極材料およびドレイン電極材料で埋め込み、前記Ｎ形のドレイン電極部の島状多結晶シリコン部とＮ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の小さいソース電極材料およびドレイン電極材料で埋め込むので、ソースおよびドレイン領域との接触抵抗を小さくでき、電極部を微細化できる。
（Ｔ） 上記（１７）乃至（１９）記載の二重ゲートＣＭＯＳトランジスタの製造方法は、前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化するので、短チャネル効果がより顕著に抑制された二重ゲートＣＭＯＳトランジスタが実現できる。さらに、ゲート領域以外のソース領域およびドレイン領域の厚さをソース領域およびドレイン領域の寄生抵抗を小さくするに十分な所定の厚さにすることも可能であり、寄生抵抗が小さくかつ短チャネル効果がより顕著に抑制された二重ゲートＣＭＯＳトランジスタが実現できる。
（Ｕ） 上記（１７）乃至（２０）のいずれか１項記載の二重ゲートＣＭＯＳトランジスタの製造方法は、ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成するので、異なる電極材料をそれぞれ埋め込んで平坦化する代わりに所望の材料を順次埋め込んで一挙に平坦化することにより電極形成工程が一回でできるので製造工程が簡単化される。また、溝外部および二重ゲートＣＭＯＳトランジスタ上のエッチングマスク上には電極材料が順次積層されるが、このエッチングマスクを用いて平坦化すれば電極以外の部分の電極材料は一度に除去されるので、電極形成工程が一回でできるので製造工程が簡単化できる。
以下、本発明の実施の形態を図に基づいて詳細に説明する。
本発明の実施例を、導電形がＮ形の二重ゲートＭＯＳトランジスタ構造および導電形がＰ形の二重ゲートＭＯＳトランジスタ構造を用いた二重ゲートＣＭＯＳ構造を例に取って説明する。単独のＮ形二重ゲートＭＯＳトランジスタ構造およびＰ形二重ゲートＭＯＳトランジスタ構造についてはどちらか一方を省略すれば良い。図１に本発明の二重ゲートＣＭＯＳ構造の実施例の水平断面図を示す。図において、３は絶縁物により基板から分離された所定の高さを有する半導体結晶層（多くの場合シリコン結晶層である）、６は半導体結晶層に形成された深さが少なくとも基板上の絶縁膜表面に達する溝、Ｔｐは溝６内に形成された島状半導体結晶層（基板、絶縁層、半導体層を順次積層し、半導体層の島状領域を残して絶縁層まで開口して溝を形成し、前記溝内の前記島状領域には、少なくとも１組のソース領域、チャネル領域、ドレイン領域が形成されている半導体結晶領域をいう。）の厚さ、特にＰ形二重ゲートＭＯＳトランジスタ構造部分の厚さであり、７はＮ形二重ゲートＭＯＳトランジスタ構造の第１ゲート絶縁膜、８はその第２ゲート絶縁膜、９は第一ゲート電極、１０は第二ゲート電極、１１はソース領域、１２はチャネル領域、１３はドレイン領域である。また、１４はＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域であり、１５はチャネル領域、１６はソース領域、１７は第１ゲート絶縁膜、１８は第２ゲート絶縁膜、１９は第一ゲート電極、２０は第二ゲート電極である。図示されているように、Ｎ形二重ゲートＭＯＳトランジスタ構造のドレイン領域１３とＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域１４は接している。さらに、２１はＰ形二重ゲートＭＯＳトランジスタ構造のソース電極、２２はＰ形二重ゲートＭＯＳトランジスタ構造およびＮ形二重ゲートＭＯＳトランジスタ構造の共通のドレイン電極であり、２３はＮ形二重ゲートＭＯＳトランジスタ構造のソース電極であり、各々の領域の側面部に設けられた電極部と接続されている。なお、電極２２が接続されている電極部はＰ形二重ゲートＭＯＳトランジスタ構造とＮ形二重ゲートＭＯＳトランジスタ構造の各ドレイン領域が接している境界を横断するように設けられおり、各ドレイン領域を電極２２により電気的に接続して二重ゲートＣＭＯＳ構造を形成している。また電極２１の材料はＰ形二重ゲートＭＯＳトランジスタ構造のソース領域とより小さい電気的接触（コンタクト）抵抗を得るためにその仕事関数が価電子帯の近くに位置するような、大きい値の材料を用い、電極２３の材料はＮ形二重ゲートＭＯＳトランジスタ構造のソース領域より小さい接触抵抗を得るためにその仕事関数が伝導帯の近くに位置するような、小さな値の材料を用い、さらに電極２２はＰ形側が前者と同じ材料で、Ｎ形側が後者と同じ材料となるような複合材料から構成し、電極部を側面から見た面積が小さくなるときに顕在化してくる接触抵抗の増大を軽減することもできる。２４は島状半導体結晶層の側面を覆う絶縁膜であり、２５は溝６の外側部分の半導体結晶層３の側面部を覆う絶縁膜である。なお、溝６は最終的には絶縁物で埋められていても良い。その際、低誘電率の絶縁物が望ましい。
図２は本発明の他の実施例の水平断面図を示す。図１と同じ番号は同じ機能、作用を有する。Ｐ形二重ゲートＭＯＳトランジスタ構造およびＮ形二重ゲートＭＯＳトランジスタ構造の各ソース領域厚さ（Ｔｓｐ又はＴｓｎ）および各ドレイン領域の一部の厚さ（Ｔｄｐ又はＴｄｎ）が残りの島状半導体結晶層部分の厚さ（Ｔｃｐ又はＴｃｎ）よりも大きくなっている。これは、通常のように後の工程で表面から各領域に電気的接触（コンタクト）をとる場合や島状半導体結晶層水平断面形状があまりに細長くなった場合に平坦化工程での破壊や変形の恐れを防止するためである。特に後者のみの目的のためには電極部形成のための寸法余裕は不要であるからその目的達成のために十分小さな厚さの増加ですますことも出来、素子面積増大の欠点を軽減できる。また、ＴｃｐおよびＴｃｎはそれぞれＰ形二重ゲートＭＯＳトランジスタ構造およびＮ形二重ゲートＭＯＳトランジスタ構造のチャネル領域の厚さを示しているが、ゲート電極が面していないドレイン領域やソース領域の厚さよりも薄くしてより短チャネル（ソース・ドレイン間の距離が短い）効果の防止効果を顕著にする構造としても良い。
図３は図１および図２の各部断面図である。図３（ａ）は図１および図２のＸn−Ｘn’垂直断面、図３（ｂ）はＹ−Ｙ’垂直断面、図３（ｃ）はＸｃｐ−Ｘｃｐ’垂直断面を示す。
図３（ａ）において、１は基板、２は絶縁膜、３は各トランジスタ構造のいわゆるチャネル幅を決定する所定の高さを有する半導体結晶層、４はシリコン酸化膜、５はシリコン窒化膜で平坦化工程におけるエッチングマスクであり、４０および５０は島状結晶半導体層３１上に残されたシリコン酸化膜４およびシリコン窒化膜５の一部である。シリコン酸化膜４はシリコン窒化膜５が直接半導体結晶層３に接触することによる結晶表面の荒れを防止し、またシリコン窒化膜５を除去する場合のマスクの役割を有する。図３（ｂ）において、１１はＮ形二重ゲートＭＯＳトランジスタ構造のソース領域、１２はチャネル領域、１３はドレイン領域であり、１４はＰ形二重ゲートＭＯＳトランジスタ構造のドレイン領域で１３と接しており、１５はチャネル領域、１６はソース領域である。なお、このＺ−Ｚ’水平断面が図１または図２である。図３（ｃ）はＰ形二重ゲートＭＯＳトランジスタ構造のドレイン電極およびドレイン電極部を含む垂直断面を示す。同一番号は同一の機能、作用を有する。ドレイン領域１６とドレイン電極２１とのコンタクトをとるために側面部の酸化膜２４の一部が除去されている。ソースコンタクト部を含む垂直断面も同様である。
以上の二重ゲートＣＭＯＳ構造の実施例でさらに各ゲート電極、各ソース電極および各ドレイン電極が自己整合で形成された構造とするためには、各ゲート酸化膜は残し、ソース、およびドレイン領域のコンタクト部の酸化膜は除去し、かつ一回のリソグラフィー工程で各電極パターン配置を決定（位置決め）する必要がある。即ち、１回のリソグラフィー工程で全ての領域をパターニングし、その後、各部の製造工程にしたがってパターニングしたパターンの１部ずつを除去し、必要な処理を施して、各部の構成（例えば、ソース電極領域、ドレイン電極領域等）を製造してゆく。
以下に特許第３４８８９１６号公報に開示されている製造法を改良した本発明の製造法の実施例を示す。
図４は本発明の二重ゲートＭＯＳトランジスタの製造工程１の説明図である。
まず図４（ａ）の垂直断面図に示されるように基板１上に酸化膜２により絶縁された所定の高さＨを有する半導体結晶層３を用意する。なお、酸化膜２は絶縁作用がある材料であればそれに代えることができる。半導体結晶層３には通常不純物は添加されていない。その上にシリコン酸化膜４、シリコン窒化膜５を積層しておく。その際、シリコン酸化膜４およびシリコン窒化膜５の積層前に図４（ｂ）の垂直断面図のように予め高濃度Ｐ形不純物領域３２および３３、高濃度Ｎ形不純物領域３４および３５を所望の間隔だけ離間して直線上に配置されるように形成しておく。この場合３３と３４は接して形成する。
図５は本発明の二重ゲートＭＯＳトランジスタの製造工程２の説明図である。
次に図５（ａ）の水平断面図および（ｂ）のＸ−Ｘ’垂直断面図に示されるように深さが少なくとも酸化膜２の表面まで達するような溝６を形成し、その中に所定の水平断面形状を有し、半導体結晶層３の一部３０ないし３５およびその上に積層されたシリコン酸化膜４およびシリコン窒化膜５の一部４０および５０からなる島状半導体結晶層１００を形成する。高不純物濃度領域のパターンと島状半導体結晶層１００のパターンの配置関係は図５（ａ）のように高濃度Ｐ形不純物領域３３と高濃度Ｎ形不純物領域３４の接している境界を横断し、両端部分がそれぞれ高濃度Ｐ形不純物領域３２および高濃度Ｎ形不純物領域３５内部に位置するようになっている。図５（ｂ）において、３０および３１は後で述べる工程で Ｐ形およびＮ形の二重ゲートＭＯＳトランジスタ構造のチャネル領域がそれぞれ形成される半導体結晶層３の一部である。
図６は本発明の二重ゲートＭＯＳトランジスタの製造工程３の説明図である。
次に図６（ａ）および（ｂ）に示されるように溝６に露出した島状半導体結晶層１００の半導体結晶層、３０ないし３５の側面部に酸化膜２４および溝６の周囲部分の半導体結晶層３に酸化膜２５を形成した後に多結晶シリコン層６０を埋め込む。この際、図６（ｂ）に示されるＸ−Ｘ’垂直断面図のように平坦化しておくのが後の工程の精度向上に有利である。シリコン窒化膜５，５０は平坦化工程におけるエッチングスマスクとして作用する。なお、島状半導体結晶層１００の形成時に図６（ａ）のＴｐおよびＴｎで示したＰ形およびＮ形の二重ゲートＭＯＳトランジスタ構造のチャネル領域が形成される部分の厚さをＴｐ ＞ Ｔｎとしておいても良い。これは、Ｐ形のソース領域およびドレイン領域の寄生抵抗がＮ形のそれよりも大きいことを相殺することやＰ形の二重ゲートＭＯＳトランジスタ構造のしきい値電圧を小さくなるように調整し、ゲート電極材料の選択に融通性を持たせることに効果がある。
図７は本発明の二重ゲートＭＯＳトランジスタの製造工程４の説明図である。
次に図７のように島状半導体結晶層１００の厚さ方向に横断するマスクパターン群８０ないし８４を、８０、８２および８４がそれぞれ各ドレイン領域、各ソース領域の電極部に、８１および８３がゲート電極部に位置するように形成し、これらをマスクとして溝内の多結晶シリコン６０をエッチング除去する。このマスク材料はレジスト膜でも良いし、場合によっては表面に積層したシリコン酸化膜をパターン化したものでも良い。また、この場合に島状半導体結晶層１００の側面部の酸化膜２４および残存半導体結晶層３の側面部の酸化膜２５がマスクとなり、それぞれの側面部がエッチングされることを防いでいる。その結果、図８のように島状半導体結晶層１００の溝６に露出した所定の側面電極部に酸化膜２４を介してそれぞれ接した島状多結晶シリコン層群、６１ないし７０が一回の工程で形成され、これによって各電極の配置が自己整合で決定される。
図８は本発明の二重ゲートＭＯＳトランジスタの製造工程５の説明図である。
図９は本発明の二重ゲートＭＯＳトランジスタの製造工程６の説明図である。
図１０は本発明の二重ゲートＭＯＳトランジスタの製造工程７の説明図である。
次に図９のように溝６をシリコン酸化膜９０で埋め込み平坦化し、Ｐ形二重ゲートＭＯＳトランジスタ構造部分のソース電極部とドレイン電極部の間の島状半導体結晶層１００の両側面部を少なくとも含む開口を設け、シリコン酸化膜９０をエッチング除去し、深さが絶縁膜２に達するような溝９１を設け、該両側面部と島状多結晶シリコン層群６１ないし６４の各一部側面部を溝９１に露出させる。この工程で、島状多結晶シリコン層６１ないし６６でマスクされずに溝９１に露出した島状半導体結晶層１００の両側面部の酸化膜２４も同時にエッチング除去し、半導体結晶層の両側面部の表面を露出させる。その後この露出部分から高濃度Ｐ形不純物を導入する。このとき６３および６４で挟まれたチャネル領域となる部分は両側面部に酸化膜２４が残存しているのでその全体が高濃度に不純物が導入されることはない。導入法としては高濃度にボロンが添加されたシリケートガラスを溝９１に埋め込み、高速熱アニール法（ＲＴＡ）で極浅い不純物導入を行うなどの方法がある。次にこのシリケートガラスを除去し再びシリコン酸化膜を埋め込み平坦化して９０とし（または、平坦化せずに埋め込むだけでもよい）、
さらに図１０のようにＮ形二重ゲートＭＯＳトランジスタ構造部分のソース電極部とドレイン電極部の間の島状半導体結晶層１００の両側面部を少なくとも含む開口を設け、シリコン酸化膜９０をエッチング除去し、深さが絶縁膜２に達するような溝９２を設ける。その後上記と同様な手順でリンが添加されたシリケートガラスなどを用いて高濃度Ｎ形不純物を導入する。この場合も６７および６８の作用は上記６３および６４と同様で、Ｎ形二重ゲートＭＯＳトランジスタ構造のチャネル領域全体が高濃度に不純物が導入されることはない。
図１１は本発明の二重ゲートＭＯＳトランジスタの製造工程８の説明図である。
次に図１１（ａ）のように溝６内を酸化膜９３で埋め込み平坦化する。そのＸ−Ｘ’垂直断面図を図１１（ｂ）に示す。図において３０は島状多結晶シリコン層６３と６４とにより挟まれたＰ形二重ゲートＭＯＳトランジスタ構造のチャネル領域となる部分であり、３１は島状多結晶シリコン層６７と６８とにより挟まれたＮ形二重ゲートＭＯＳトランジスタ構造のチャネル領域となる部分である。３２はこの工程で高濃度Ｐ形不純物が側面から導入されたことにより拡大されたＰ形二重ゲートＭＯＳトランジスタ構造のソース領域、３３は同様に拡大されたドレイン領域、３４および３５はそれぞれ高濃度Ｎ形不純物の側面からの導入により拡大されたＮ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域である。
図１２は本発明の二重ゲートＭＯＳトランジスタの製造工程９の説明図である。
図１３は本発明の二重ゲートＭＯＳトランジスタの製造工程１０の説明図である。
図１４は本発明の二重ゲートＭＯＳトランジスタの製造工程１１の説明図である。
次に図１２のように、表面にレジストあるいはシリコン酸化膜等のマスク材料を積層し、これに島状結晶半導体層１００を厚さ方向に横断し、多結晶シリコン層群６１ないし７０のうち６３および６４の表面のみを露出させるような開口２００を設ける。次に、この開口２００を通して島状多結晶シリコン層６３および６４をエッチング除去し、図１３に示す深さが絶縁膜２に達する溝群２０１および２０２を形成する。次にマスク材料を除去し、さらに残存シリコン酸化膜２４をエッチング除去しチャネル領域３０の両側面部を露出させ、さらにチャネル領域３０の半導体結晶の両側面部をエッチングしてチャネルの厚さを所定の厚さにしてからゲート酸化膜を形成する。場合によってはこのエッチング工程を省略してそのままゲート酸化膜形成を行っても良いし、残存シリコン酸化膜２４をゲート酸化膜として用いることもできる。次に図１４のように溝群２０１および２０２をＰ形二重ゲートＭＯＳトランジスタ構造のしきい値電圧を所定の値にするような仕事関数を有する、第一の金属またはシリサイドなどの電極材料で埋め、平坦化工程を経て、ゲート電極１９および２０を形成する。
図１５は本発明の二重ゲートＭＯＳトランジスタの製造工程１２の説明図である。
図１６は本発明の二重ゲートＭＯＳトランジスタの製造工程１３の説明図である。
図１７は本発明の二重ゲートＭＯＳトランジスタの製造工程１４の説明図である。
次に図１５のように、表面にレジストあるいはシリコン酸化膜等のマスク材料を積層し、これに島状結晶半導体層１００を厚さ方向に横断し、島状多結晶層シリコン層群６１ないし７０のうち６７および６８表面のみを露出させるような開口２０３を設ける。次に、この開口２０３を通して島状多結晶シリコン層６７および６８をエッチング除去し、図１６に示す深さが絶縁膜２に達する溝群２０４および２０５を形成する。次にマスク材料を除去し、さらに残存シリコン酸化膜２４をエッチング除去しチャネル領域３１の両側面部を露出させ、さらにチャネル領域３１の半導体結晶の両側面部をエッチングしてチャネルの厚さを所定の厚さにしてからゲート酸化膜を形成する。なお、先に形成したゲート電極１９および２０に金属を用いた場合はゲート酸化膜形成のための熱工程は好ましくないのでこのエッチング工程を省略して残存シリコン酸化膜２４をゲート酸化膜として用いる。次に図１７のように溝群２０４および２０５をＮ形二重ゲートＭＯＳトランジスタ構造のしきい値電圧を所定の値にするような仕事関数を有する、第二の金属またはシリサイドなどの電極材料で埋め、平坦化工程を経て、ゲート電極９および１０を形成する。
図１８は本発明の二重ゲートＭＯＳトランジスタの製造工程１５の説明図である。
図１９は本発明の二重ゲートＭＯＳトランジスタの製造工程１６の説明図である。
図２０は本発明の二重ゲートＭＯＳトランジスタの製造工程１７の説明図である。
次に図１８のように、表面にレジストあるいはシリコン酸化膜等のマスク材料を積層し、これに島状結晶半導体層１００を厚さ方向に横断し、残存している島状多結晶シリコン層６１、６２、６５、６６、６９および７０のみを露出させるような開口群２０６を設ける。次に、この開口群２０６を通して島状多結晶シリコン層６１、６２、６５、６６、６９および７０をエッチング除去し、図１９に示す深さが絶縁膜２に達する溝群２０７ないし２１２を形成する。次にマスク材料を除去し、さらに残存シリコン酸化膜２４をエッチング除去しＰ形およびＮ形二重ゲートＭＯＳトランジスタ構造のソース領域３２および３５、また互いに接しているドレイン領域３３および３４の両側面部を露出させ、さらにコンタクト形成に適した金属等の材料で溝群２０７ないし２１２を埋め、平坦化することによって図２０に示すようにＰ形二重ゲートＭＯＳトランジスタ構造のソース電極２１、二重ゲートＣＭＯＳ構造の出力電極２２およびＮ形二重ゲートＭＯＳトランジスタ構造のソース電極２３を形成する。以上のようにして、各電極の実質的位置決めは図７に示す一回のリソグラフィー工程で定めることができる。なお、ゲート、ソースおよびドレイン電極の材料を順次埋め込んでから一回の平坦化工程で各電極を分離形成することもできる。各開口を通して各島状多結晶シリコン層をエッチング除去する際に、以前に堆積された電極材料をまずエッチング除去してその各島状多結晶シリコン層の表面を開口に露出させればよい。このように順次電極材料を埋め込んでいくと表面にはそれらが層状に堆積することになるが平坦化工程により表面より除去でき、各溝内にそれぞれの電極材料が埋め込まれた状態で同時に分離形成される。
Ｐ形およびＮ形二重ゲートＭＯＳトランジスタ構造のゲート電極材料を同じとする場合には図１２から図１８に示した工程を一つの工程にまとめることが出来、工程数の削減ができる。
図２１は本発明の二重ゲートＭＯＳトランジスタの製造工程１８の説明図である。
図２２は本発明の二重ゲートＭＯＳトランジスタの製造工程１９の説明図である。
図２３は本発明の二重ゲートＭＯＳトランジスタの製造工程２０の説明図である。
図２４は本発明の二重ゲートＭＯＳトランジスタの製造工程２１の説明図である。
すなわち図２１に示すように、表面にレジストあるいはシリコン酸化膜等のマスク材料を積層し、これに島状結晶半導体層１００を厚さ方向に横断し、島状多結晶シリコン層群６１ないし７０のうち６３、６４、６７および６８のみを露出させるような開口群２１３を設ける。次に、この開口群２１３を通して島状多結晶シリコン層６３、６４、６７および６８をエッチング除去し、図２２に示す深さが絶縁膜２に達する溝群２１４ないし２１７を形成する。次にマスク材料を除去し、さらに残存シリコン酸化膜２４をエッチング除去しそれぞれＰ形およびＮ形の二重ゲートＭＯＳトランジスタ構造のチャネル領域３０および３１の両側面部を露出させ、さらにチャネル領域３０および３１の半導体結晶両側面部をエッチングして各チャネルの厚さを所定の厚さにしてからゲート酸化膜を形成する。場合によってはこのエッチング工程を省略してそのままゲート酸化膜形成を行っても良いし、残存シリコン酸化膜２４をゲート酸化膜として用いることもできる。次に図２３のように溝群２１４ないし２１７をＰ形二重ゲートＭＯＳトランジスタ構造のしきい値電圧を所定の値にするような仕事関数を有する、第一の金属またはシリサイドなどの電極材料で埋め、平坦化工程を経て、各ゲート電極１９、２０、９および１０を形成する。後の工程は前述したものと同様であり、図２４を得る。
以上の製造工程で、ゲート電極またはドレイン電極およびソース電極を、溝を電極材料で埋め込むことによって形成する際、しきい値電圧を所定の値にするため少なくとも島状半導体結晶層の側面部を覆うように部分的に埋め込み、さらに後から仕事関数の異なる、より抵抗の小さい金属、例えばアルミニウムや銅などで埋め込み、これらを平坦化して形成しても良い。これによって、溝内の配線が一層低抵抗にでき、または配線の水平断面積を小さくでき、回路全体の平面積を小さくできるので回路動作の一層の高速化が図れる。溝内を低誘電率の絶縁物で埋めればさらに効果が増す。
また、Ｐ形二重ゲートＭＯＳトランジスタ構造のソースおよびドレイン電極材料とＮ形二重ゲートＭＯＳトランジスタ構造のソースおよびドレイン電極材料とを仕事関数の異なる材料で構成することもできる。そのためには、図１８に示した開口群２０６の代わりにまず島状多結晶シリコン層６１と６２の表面を露出させ、同時に島状多結晶シリコン層６５と６６のＰ形側のほぼ左半分の表面を露出させてそれらをエッチング除去し、さらに露出したシリコン酸化膜２４を除去した後、所望の仕事関数を有する電極材料を埋め込む。次に島状多結晶シリコン層６９と７０の表面を露出させ、同時に島状多結晶シリコン層６５と６６のＮ形側の残存右半分の表面を露出させてそれらをエッチング除去し、さらに露出したシリコン酸化膜２４を除去した後、所望の仕事関数を有する材料を埋め込めば良い。
以上のようにして、各電極が自己整合で形成され、かつ全ての電極が側面部に形成された図１および図２に示される本発明の二重ゲートＣＭＯＳ構造を得ることができる。さらに、ＣＭＯＳ構造のみでなく、同様溝内６に形成されたＰ形またはＮ形の二重ゲートＭＯＳトランジスタ構造のみに対しても一方の形成に関わる工程を省略して同様な工程が適用でき、各電極が自己整合で形成され、かつ全ての電極が側面部に形成された構造とすることができ、電極取り出しのための平面積を小さく出来るし、溝内の第一層での配線を低抵抗の金属またはシリサイドで配線できるという利点を得ることができる。
図２５は本発明の二重ゲートＣＭＯＳ構造を二入力ＮＯＲゲート回路に応用した場合の平面パターン図の一例である。溝より外側の部分は省略してある。島状半導体結晶層のなかに溝が形成されている場合を示している。ゲート電極１９−１および２０−１と１９−２および２０−２の二組の電極により直列に接続された二個のＰ形二重ゲートＭＯＳトランジスタの動作をさせ、ゲート電極９−１および１０−１と９−２および１０−２の二組の電極により並列に接続された二個のＮ形二重ゲートＭＯＳトランジスタの動作をさせている。３００ないし３０６はコンタクトのための開口（コンタクトホール）を表し、これらを通して各電極間の所望の配線は２層目の配線で行われる。４００ないし４０２はそれぞれ接地線、電源線および出力電極線を示す。なお、コンタクトホール３０３ないし３１０平面積は金属やシリサイドとの電気的接触をとれば良いので半導体の場合ほど大きな面積は不要である。また、並列に接続するＮ形二重ゲートＭＯＳトランジスタ構造のドレイン領域およびソース領域は半導体層を共通にするのではなく、側面部に電極部をそれぞれ設け、その間を金属などで接続することもできる。その場合は、２層目の配線に必要なコンタクトホールの面積を小さくできる。
図２６は同様に本発明の二入力ＮＯＲゲート構造の平面パターン（溝も省略した）を示すが、本発明の二重ゲートＣＭＯＳ構造５００とＮ形の二重ゲートＭＯＳトランジスタ構造５０１を用い、溝内において前者の出力電極と後者のドレイン電極を配線層４０２で結線し、また前者のＮ形トランジスタ構造のソース電極と後者のソース電極を配線層４００で結線して図２５と等価なＮＯＲゲート構造を実現している。さらに、溝内では、ゲート電極１９−１とゲート電極９−１は結線され、ＣＭＯＳ−ＮＯＲゲートの第一の入力を構成し、またゲート電極１０−２と２０−２は結線されＣＭＯＳ−ＮＯＲゲートの第二の入力を構成している。またゲート電極１０−１と９−２とは結線され、これは二個のＮ形の二重ゲートＭＯＳトランジスタのしきい値電圧制御のための信号入力に用いられる。その他、接地線（ＧＮＤ）４００と電源線（ＶＣＣ）４０１の配線も溝内で行うことができる。出力はコンタクトホール３０１を通して第二層目で取り出される。また、二つの入力はコンタクトホール３１２および３１５から取り出される。このとき、同時にコンタクトホール３１３および３１４をもちいてゲート電極２０−１および１９−２がそれぞれゲート電極１９−１および２０−２と接続され、二入力ＮＯＲ−ＣＭＯＳ回路が構成される。
以上の実施例では一つの溝内に一つの島状半導体結晶層がある場合を示したが、複数個のそれぞれ所定の高さと長さおよび水平断面形状を有する島状半導体結晶層からなる島状半導体結晶層群を設け、これらそれぞれに二重ゲートＭＯＳトランジスタ構造あるいは二重ゲートＣＭＯＳ構造を一個または複数個設けてなる二重ゲートＭＯＳトランジスタ構造群や二重ゲートＣＭＯＳ構造群（この場合は二重ゲートＭＯＳトランジスタ構造群も同一の溝内に含まれている場合も含む）も同様手法によって構成でき、これらを配線で適宜結線して所望の回路機能を実現できる。また、便宜上各構造が一つ溝内にある場合においても構造群と称することにする。
本発明の二重ゲートＣＭＯＳ構造の実施例の水平断面図である。 本発明の他の実施例の水平断面図である。 図１および図２の各部断面図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程２の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程３の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程４の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程５の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程６の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程７の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程８の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程９の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１０の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１１の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１２の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１３の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１４の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１５の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１６の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１７の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１８の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程１９の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程２０の説明図である。 本発明の二重ゲートＭＯＳトランジスタの製造工程２１の説明図である。 本発明の二重ゲートＣＭＯＳ構造を二入力ＮＯＲゲート回路に応用した場合の平面パターン図の一例である。 本発明の二入力ＮＯＲゲート構造の平面パターン（溝も省略した）である。
１ 基板
２ 酸化膜
３ 半導体結晶層
４ シリコン酸化膜
５ シリコン窒化膜
６、９１、９２、２０１，２０２，２０４，２０５，２０７，２０８，２０９，２１０，２１１，２１２,２１４，２１５，２１６，２１７ 溝
９，９−１、１０，１０−２ ゲート電極（Ｎ型）
１９，１９−１，１９−２、２０，２０−１，２０−２ ゲート電極（Ｐ型）
２１ ソース電極（Ｐ型）
２２ ドレイン電極（共通）
２３ ソース電極（Ｎ型）
３０，３１ チャネル領域部分
３２ ソース領域（Ｐ型）
３３ ドレイン領域（Ｐ型）
３４ ドレイン領域（Ｎ型）
３５ ソース領域（Ｎ型）
６０ 多結晶シリコン層
６１,６２,６３,６４,６５，６６，６７，６８，６９，７０ 島状多結晶シリコン層
３００，３０１，３０２，３０３，３０４，３０５，３０６ コンタクトホール
４００ 接地線
４０１ 電源線
４０２ 出力電極線
５００ ２重ゲートＣＭＯＳトランジスタ
５０１ ２重ゲートＭＯＳトランジスタ

Claims (21)

  1. 基板、絶縁層、半導体層を順次積層し、半導体層を島状領域を残して絶縁層まで溝を形成するように開口し、
    前記島状領域は、所定の長さと高さおよび所定の水平断面形状を有する半導体結晶層を有し、該半導体結晶層はその長さ方向にＰ型又はＮ型のソース領域、チャネル領域およびドレイン領域を順次形成されており、前記各領域の側面に接してソース電極、ゲート電極およびドレイン電極を設け、前記ゲート電極を前記チャネル領域の両側面に接して設けたことを特徴とする二重ゲートＭＯＳトランジスタ。
  2. 前記溝内に、Ｐ型の請求項１記載の二重ゲートＭＯＳトランジスタのみ、又はＮ型の請求項１記載の二重ゲートＭＯＳトランジスタのみ、又はＰ型の請求項１記載の二重ゲートＭＯＳトランジスタとＮ型の請求項１記載の二重ゲートＭＯＳトランジスタの両者を混在させたもの、のいずれか１つの組み合わせを複数設けたことを特徴とする請求項１記載の二重ゲートＭＯＳトランジスタ。
  3. 前記Ｐ型の請求項１記載の二重ゲートＭＯＳトランジスタとＮ型の請求項１記載の二重ゲートＭＯＳトランジスタの両者を混在させた請求項２記載の二重ゲートＭＯＳトランジスタにおいて、前記ゲート電極を同じ仕事関数を有する材料で形成したことを特徴とする二重ゲートＭＯＳトランジスタ。
  4. 前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したことを特徴とする請求項２または３に記載の二重ゲートＭＯＳトランジスタ。
  5. 前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、又は、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする請求項２乃至４のいずれか１項記載の二重ゲートＭＯＳトランジスタ。
  6. 前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする請求項２乃至４のいずれか１項記載の二重ゲートＭＯＳトランジスタ。
  7. 請求項２又は３記載の前記島状半導体結晶層にその長さ方向にＰ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域とＮ型二重ゲートＭＯＳトランジスタのソース領域、チャネル領域およびドレイン領域を順次形成し、請求項２又は３記載の前記島状半導体結晶層の中央部において前記Ｎ形二重ゲートＭＯＳトランジスタと前記Ｐ形二重ゲートＭＯＳトランジスタの両ドレイン領域を接して設けたことを特徴とする二重ゲートＣＭＯＳトランジスタ。
  8. 前記Ｐ型二重ゲートＭＯＳトランジスタのドレイン電極と前記Ｎ型二重ゲートＭＯＳトランジスタのドレイン電極は、前記Ｐ型二重ゲートＭＯＳトランジスタのドレイン領域と前記Ｎ型二重ゲートＭＯＳトランジスタのドレイン領域とが接する境界を横断して設けられた共通のドレイン電極となっていることを特徴とする請求項７記載の二重ゲートＣＭＯＳトランジスタ。
  9. 前記開口を有する溝の内部に、請求項７又は８記載の二重ゲートＣＭＯＳトランジスタを複数個設けたことを特徴とする二重ゲートＣＭＯＳトランジスタ。
  10. 前記Ｎ形とＰ型の両二重ゲートＭＯＳトランジスタにおけるゲート電極を全て同じ仕事関数を有する材料で形成することを特徴とする請求項７乃至９のいずれか１項記載の二重ゲートＣＭＯＳトランジスタ。
  11. 前記開口を有する溝内に一個または複数個の請求項１記載の二重ゲートＭＯＳトランジスタを混在させたことを特徴とする請求項７乃至１０のいずれか１項記載の二重ゲートＣＭＯＳトランジスタ。
  12. 前記Ｎ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の小さい材料で形成し、前記Ｐ形二重ゲートＭＯＳトランジスタの前記ソース電極および前記ドレイン電極を仕事関数の大きい材料で形成したことを特徴とする請求項７乃至１１のいずれか１項記載の二重ゲートＣＭＯＳトランジスタ。
  13. 前記Ｐ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状、及び、前記Ｎ型二重ゲートＭＯＳトランジスタの前記ソース領域の側面に接して形成されるソース電極、前記チャネル領域の側面に接して形成されるゲート電極、そして前記ドレイン領域の側面に接して形成されるドレイン電極の各平面形状は、それら全てが一つのパターニングにより画定されたものであることを特徴とする請求項７乃至１２のいずれか１項記載の二重ゲートＣＭＯＳトランジスタ。
  14. 基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域またはＮ形領域の深さが前記絶縁物に達する第一の高濃度不純物領域およびこれと半導体領域をもって所定の間隔を有して離間され、第一の高濃度不純物領域と同じ導電形の第二の高濃度不純物領域からなる少なくともひとつの高濃度不純物領域対を基板面と平行に設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、その中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、一方の端部に位置するドレイン電極部、他方の端部に位置するソース電極部およびこれらの間に所定の間隔で位置するゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうちゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなることを特徴とする二重ゲートＭＯＳトランジスタの製造方法。
  15. 前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化することを特徴とする請求項１４記載の二重ゲートＭＯＳトランジスタの製造方法。
  16. ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成することを特徴とする請求項１４又は１５記載の二重ゲートＭＯＳトランジスタの製造方法。
  17. 基板に絶縁物を介して所定の高さを有する半導体結晶層を形成し、前記半導体結晶層中に、Ｐ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設けると共に、前記半導体結晶層中に、Ｎ形領域の深さが前記絶縁物に達するソース領域およびこれと半導体領域をもって所定の間隔を有して離間され、前記ソース領域と同じ導電形のドレイン領域からなるひとつの高濃度不純物領域対を基板面と平行に設け、前記Ｐ形のドレイン領域とＮ形のドレイン領域とを接して設ける工程と、前記半導体結晶層の表面にエッチングマスクを積層する工程と、前記半導体結晶層の島状領域の前記半導体領域を、その両端部が前記高濃度不純物領域対の各一つの領域内にそれぞれ位置し、かつ前記Ｐ形のドレイン領域とＮ形のドレイン領域との境界の少なくとも一部が中間部に位置し、各ソース領域およびドレイン領域間の各中間の半導体領域が所定チャネル厚さになるように形成すると共に、前記島状領域の側面部が前記溝に露出するように残して絶縁物に達する溝を形成する工程と、前記溝内に露出した該半導体結晶層の側面部に酸化膜を形成する工程と、前記溝を多結晶シリコンにより埋め込み平坦化する工程と、該島状半導体結晶層を、両端部に位置する各ソース電極部、それぞれ所定の間隔を有する半導体領域をもって離間された各ドレイン電極部およびこれらの間に所定の間隔で位置する各ゲート電極部を含むような平面形状を有するマスク材によりパターニングし、多結晶シリコンを除去し、島状多結晶シリコン層群を形成した後、前記溝内をシリコン酸化膜で埋め込む工程と、一方のＰ形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め込む工程と、他方のＮ形のソース電極部とドレイン電極部間の前記シリコン酸化膜を除去して島状半導体層の側面部を前記溝に露出させ、島状半導体結晶層の側面部の酸化膜を除去して該高濃度不純物領域対と同じ導電形の高濃度不純物を側面部から該島状半導体結晶層中に導入し、前記溝内をシリコン酸化膜で埋め平坦化する工程と、該島状多結晶シリコン層のうち一方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、他方のゲート電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第二の溝群を形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化する工程と、該島状多結晶シリコン層のうちドレイン電極部およびソース電極部の島状多結晶シリコン部を除去して深さが該絶縁物の表面に達する第三の溝群を形成して、該島状半導体結晶層の側面部を露出させ、その側面部表面の酸化膜を除去してドレインおよびソース電極材料で埋め込み平坦化する工程と、からなることを特徴とする二重ゲートＣＭＯＳトランジスタの製造方法。
  18. 前記ゲート電極部の島状多結晶シリコン部を除去して前記第二および第三の溝群を同時に形成して、該島状半導体結晶層の側面部を露出させ、ゲート電極材料で埋め込み平坦化することを特徴とする請求項１７記載の二重ゲートＣＭＯＳトランジスタの製造方法。
  19. 前記Ｐ形のドレイン電極部の島状多結晶シリコン部とＰ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の大きいソース電極材料およびドレイン電極材料で埋め込み、前記Ｎ形のドレイン電極部の島状多結晶シリコン部とＮ形のソース電極部の島状多結晶シリコン部を除去し、仕事関数の小さいソース電極材料およびドレイン電極材料で埋め込むことを特徴とする請求項１７乃至１８記載の二重ゲートＣＭＯＳトランジスタの製造方法。
  20. 前記島状半導体層のＰ形のゲート領域のみ、又は島状半導体層のＮ形のゲート領域のみ、又は島状半導体層のＮ形とＰ形の両ゲート領域の側面部の酸化膜を除去し、島状半導体結晶層の側面部をエッチングしてその幅を所定の厚さに薄くした後ゲート酸化膜を形成し、ゲート電極材料で埋め込み平坦化することを特徴とする請求項１７乃至１９記載の二重ゲートＣＭＯＳトランジスタの製造方法。
  21. ゲート電極材料の埋め込みとドレインおよびソース電極材料の埋め込みを行った後、同時に平坦化しそれぞれを分離形成することを特徴とする請求項１７乃至２０のいずれか１項記載の二重ゲートＣＭＯＳトランジスタの製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8641727B2 (en) 2002-06-13 2014-02-04 Guided Delivery Systems, Inc. Devices and methods for heart valve repair
US9748394B2 (en) 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
CN114727830A (zh) 2019-07-15 2022-07-08 复心公司 系绳切割装置和方法
CN112670371B (zh) * 2020-12-25 2023-01-20 中国科学院半导体研究所 侧栅晶体管太赫兹探测器及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289697A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 相補型絶縁ゲート型トランジスタ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488165A (en) * 1981-12-22 1984-12-11 Levine Michael A Extrinsic infrared detector with a charge reset function
US5132238A (en) * 1989-12-28 1992-07-21 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device utilizing an accumulation layer
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
JP3128364B2 (ja) * 1992-11-13 2001-01-29 新日本製鐵株式会社 半導体装置及びその製造方法
US6232649B1 (en) * 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
KR100259097B1 (ko) * 1998-04-02 2000-06-15 김영환 반도체 소자 및 그의 제조 방법
TW426998B (en) * 1998-05-04 2001-03-21 United Microelectronics Corp Layer-stacked integrated circuit structure
US6287901B1 (en) * 2000-01-05 2001-09-11 International Business Machines Corporation Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors
FR2822293B1 (fr) * 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
JP3543117B2 (ja) 2001-03-13 2004-07-14 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタ
CN1395316A (zh) * 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
US6492212B1 (en) 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7019342B2 (en) * 2003-07-03 2006-03-28 American Semiconductor, Inc. Double-gated transistor circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289697A (ja) * 2001-03-27 2002-10-04 Toshiba Corp 相補型絶縁ゲート型トランジスタ

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