KR20050037965A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 2층 게이트 사이의 절연막에 개공 영역을 형성하기 위한 리소그래피의 정합 정밀도를 높일 수 있고, 칩 사이즈의 축소화 및 비용의 저감에 기여한다. 반도체 기판(101) 위에 부유 게이트로 되는 폴리실리콘막(103)과 제어 게이트로 되는 폴리실리콘막(113)을 적층하여 형성된 스택 게이트 구성의 불휘발성 메모리 셀과, 반도체 기판(101) 위에, 부유 게이트로 되는 폴리실리콘막(103)과 제어 게이트로 되는 폴리실리콘막(113)을 적층하여 형성되고, 그 적층된 제어 게이트와 부유 게이트를 전기적으로 접속하여 이루어진 메모리 셀 이외의 트랜지스터를 구비한 반도체 장치로서, 메모리 셀 이외의 트랜지스터는, 폴리실리콘막(113) 상면으로부터 폴리실리콘막(103) 상면에 도달하도록 형성된 컨택트홀 내에 도전체막(131, 132, 133)이 매립되어 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 부유 게이트와 제어 게이트를 적층한 스택 게이트형 불휘발성 반도체 메모리를 갖는 반도체 장치에 관한 것으로, 특히 부유 게이트와 제어 게이트의 접속 부분을 개량한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, NAND형 불휘발성 반도체 메모리에 이용되는 NAND 셀 유닛은, 복수의 불휘발성 반도체 메모리 셀을 직렬 접속함과 함께, 직렬 접속부의 양단에 선택 트랜지스터를 접속하여 형성된다. 여기서, 각각의 메모리 셀은, 반도체 기판 위에 제1 게이트 절연막을 개재하여 부유 게이트를 형성하고, 그 위에 제2 게이트 절연막을 개재하여 제어 게이트를 형성한 2층 게이트 구성(스택 게이트 구성)으로 되어 있다. 한편, 선택 트랜지스터는, 메모리 셀과 동시에 형성하기 위해서 동일하게 2층 게이트 구성으로 되어 있지만, 부유 게이트와 제어 게이트를 전기적으로 접속할 필요가 있다. 이 때문에, 제어 게이트로 되는 도전체막을 형성하기 전에, 선택 트랜지스터부에서 부유 게이트 위의 게이트 절연막을 리소그래피에 의해 제거하고 있다(예를 들면, 특허 문헌 1 참조).
여기서, 부유 게이트 위의 게이트 절연막을 일부 제거하기 위한 리소그래피에서는, 이미 형성되어 있는 소자 분리 영역을 기준으로 하여 위치를 맞추게 된다. 한편, 게이트 배선 패턴 형성을 위한 리소그래피에서도, 소자 분리 영역을 기준으로 하여 위치를 맞추게 된다. 이 때문에, 게이트 사이의 절연막의 개공 영역을 형성하기 위한 리소그래피와 게이트 배선 형성을 위한 리소그래피는 간접 정합으로 되어, 정합 마진을 크게 취할 필요가 있다.
따라서, 이러한 종래 기술에서는, 메모리 셀뿐만 아니라 선택 트랜지스터 및 주변 트랜지스터도 미세화되어, 선택 트랜지스터 및 주변 트랜지스터에서의 게이트 사이의 절연막의 개공 영역이 작아지면, 개공 영역을 형성하기 위한 리소그래피의 정합 마진이 매우 작아져서, 리소그래피가 곤란해진다는 문제가 있다. 또한, 리소그래피의 정합 마진을 확보하려고 하면, 선택 트랜지스터 및 주변 트랜지스터를 작게 할 수 없어, 소자의 미세화가 제한되게 된다.
특허 문헌 1 : 일본 특개 2002-176114호 공보
이와 같이 종래, 부유 게이트와 제어 게이트 사이의 절연막에 개공 영역을 형성하기 위한 리소그래피와 게이트 배선을 형성하기 위한 리소그래피는 간접 정합으로 되고, 따라서 개공 영역을 형성하기 위한 리소그래피의 정합 마진을 크게 취할 필요가 있어, 이것이 소자의 미세화를 방해하는 요인으로 되어 있었다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는, 부유 게이트와 제어 게이트 사이의 절연막에 개공 영역을 형성하기 위한 리소그래피의 정합 정밀도를 높일 수 있고, 칩 사이즈의 축소화 및 비용의 저감에 기여할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 일 양태의 반도체 장치는, 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 부유 게이트로 되는 제1 도전체막과, 상기 부유 게이트로 되는 제1 도전체막 위에 제2 게이트 절연막을 개재하여 형성된 제어 게이트로 되는 제2 도전체막과, 상기 제2 도전체막의 상면으로부터 상기 제1 도전체막의 상면에 도달하도록, 상기 제2 도전체막 및 제2 게이트 절연막을 일부 제거함으로써 형성된 컨택트홀 내에 매립하여 형성된 제3 도전체막을 구비하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 양태의 반도체 장치는, 반도체 기판 위에 부유 게이트와 제어 게이트를 적층하여 형성된 스택 게이트 구성의 불휘발성 반도체 메모리 셀과, 상기 반도체 기판 위에, 상기 부유 게이트로 되는 제1 도전체막과 상기 제어 게이트로 되는 제2 도전체막을 적층하고, 이들 제2 도전체막, 제1 도전체막이 전기적으로 접속되어 게이트 배선이 형성된 메모리 셀 이외의 트랜지스터를 구비하고 있고, 상기 메모리 셀 이외의 트랜지스터의 부분은, 상기 제2 도전체막의 상면으로부터 상기 제1 도전체막의 상면에 도달하도록 형성된 컨택트홀 내에 제3 도전체막이 매립되어 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 일 양태의 반도체 장치의 제조 방법은, 반도체 기판 위에, 제1 게이트 절연막, 부유 게이트로 되는 제1 도전체막, 제2 게이트 절연막, 및 제어 게이트로 되는 제2 도전체막이 적층되어 이루어진 스택 게이트 구성의 게이트 배선 패턴을 형성하는 공정과, 상기 제어 게이트로 되는 제2 도전체막 및 제2 게이트 절연막을 일부 제거함으로써, 상기 제어 게이트로 되는 제2 도전체막의 상면으로부터 상기 부유 게이트로 되는 제1 도전체막의 상면에 도달하는 컨택트홀을 형성하는 공정과, 상기 컨택트홀 내에 제3 도전체막을 매립하여 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 양태의 반도체 장치의 제조 방법은, 반도체 기판 위에 제1 게이트 절연막을 개재하여 부유 게이트로 되는 제1 도전체막을 형성하는 공정과, 적어도 상기 부유 게이트의 게이트 폭 방향의 불필요 부분을 제거하도록, 상기 부유 게이트로 되는 제1 도전체막을 선택적으로 에칭하는 공정과, 상기 기판 위 및 상기 부유 게이트로 되는 제1 도전체막 위에 제2 게이트 절연막을 개재하여 제어 게이트로 되는 제2 도전체막을 형성하는 공정과, 상기 제어 게이트로 되는 제2 도전체막을 상기 부유 게이트로 되는 제1 도전체막과 함께 선택적으로 에칭함으로써, 불휘발성 반도체 메모리 셀 및 메모리 셀 이외의 트랜지스터의 각 게이트 배선 패턴을 형성하는 공정과, 상기 메모리 셀 이외의 트랜지스터의 부분에서, 상기 게이트 배선 패턴을 리소그래피의 기준으로 하고, 상기 제어 게이트로 되는 제2 도전체막 및 제2 절연막을 선택적으로 에칭함으로써, 상기 제어 게이트로 되는 제2 도전체막의 상면으로부터 상기 부유 게이트로 되는 제1 도전체막의 상면에 도달하는 컨택트홀을 형성하는 공정과, 상기 컨택트홀 내에 제3 도전체막을 매립하여 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
본 발명의 실시예를 설명하기 전에, 일반적인 NAND형 불휘발성 반도체 메모리의 제조 방법에 대하여 설명한다. 여기서는, 소자 분리 영역 형성으로부터 게이트 배선 형성, 및 평탄화까지의 공정에 대하여 설명한다.
도 1에, NAND형 불휘발성 반도체 메모리에서, 제어 게이트 형성 후에 기판 표면측에서 본 모식도를 도시한다. 도 1에서, 메모리 영역(10)에서는 소자 영역(11)과 소자 분리 영역(12)이 라인 앤드 스페이스 패턴으로 형성되어 있고, 소자 영역(11)에는, 메모리 셀(13)이 복수개 직렬 접속되어 메모리 셀 유닛을 이루도록 형성되어 있다. NAND형 불휘발성 반도체 메모리로서는 통상, 메모리 셀(13)의 트랜지스터의 게이트 배선의 16개 또는 32개마다 2개의 선택 트랜지스터(14)가 형성되어 있다. 또한, 주변 회로 영역(20)에서는 주변 트랜지스터(25)의 패턴이 형성되어 있다. 이하에서는, 우선 도 1의 A-A' 단면 방향을 예로 들어, NAND형 불휘발성 반도체 메모리의 소자 분리 형성 방법을 설명한다.
우선, 도 2의 (a)에 도시한 바와 같이, 실리콘 기판(101) 위에 터널 절연막(제1 게이트 절연막)(102)을, 열 산화법에 의해 10㎚의 두께로 형성한다. 계속해서, 부유 게이트로 되는 인 도핑 폴리실리콘막(103)을, LP(Low Pressure)-CVD법에 의해 140㎚의 두께로 퇴적한다. 그 후, 동일하게 LP-CVD법에 의해, 실리콘 질화막(104)을 70㎚의 두께로 퇴적한다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 소자 분리 영역을 형성하기 위한 레지스트 패턴(105)을, 리소그래피법을 이용하여 실리콘 질화막(104) 위에 형성한다. 계속해서, 도 2의 (c)에 도시한 바와 같이, 레지스트 패턴(105)을 마스크로서 이용하여 드라이 에칭법에 의해, 실리콘 질화막(104), 인 도핑 폴리실리콘막(103), 및 터널 절연막(102)을 선택적으로 에칭하고, 또한 실리콘 기판(101)을 표면으로부터 200㎚의 깊이까지 에칭한다. 그 후, 도 2의 (d)에 도시한 바와 같이, 레지스트 패턴(105)을 애싱법에 의해 제거함으로써, 실리콘 기판(101)의 표면에 소자 분리 영역용 홈을 형성한다.
계속해서, 도 3의 (e)에 도시한 바와 같이, P(Plasma)-CVD법에 의해 실리콘 산화막(107)을 500㎚의 두께로 퇴적한다. 계속해서, 도 3의 (f)에 도시한 바와 같이, 실리콘 질화막(104)을 스토퍼로서 이용하여, CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막(107)을 연삭함으로써 소자 표면을 평탄화하고, 실리콘 산화막(107)을 소자 분리 영역에 매립한다.
계속해서, 도 3의 (g)에 도시한 바와 같이, 습식 에칭법을 이용하여 실리콘 질화막(104)을 에칭하여 제거한다. 계속해서, 도 3의 (h)에 도시한 바와 같이, 드라이 에칭법을 이용하여 에칭함으로써, 소자 분리 영역에 매립된 산화막(107)을 인 도핑 폴리실리콘막(103)의 표면으로부터 100㎚의 깊이까지 제거한다. 이것은 부유 게이트와 제어 게이트 사이의 용량을 크게 하기 위해서이다.
이상의 공정에 의해, 소자 분리 영역(12)에는 실리콘 산화막(107)이 매립되고, 소자 영역(11) 위에는, 후에 부유 게이트로 되는 인 도핑 폴리실리콘막(103)이 자기 정합으로 형성된다.
계속해서, 도 1의 B-B' 단면 방향에서의 게이트 배선 형성 방법 및 평탄화까지의 공정을 설명한다. 도 4의 (a)에, 상기 소자 분리 공정 후의 B-B' 단면을 도시한다. 먼저 설명한 바와 같이, 소자 영역(11) 위에는 터널 절연막(102)을 개재하여 인 도핑 폴리실리콘막(103)이 퇴적되어 있다.
계속해서, 도 4의 (b)에 도시한 바와 같이, 부유 게이트와 제어 게이트를 절연하기 위해서, LP-CVD법에 의해 게이트 간 절연막으로서 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막을 적층한 ONO막(제2 게이트 절연막)(109)을 15㎚의 두께로 퇴적한다.
계속해서, 도 4의 (c)에 도시한 바와 같이, 리소그래피법을 이용하여, 선택 트랜지스터 및 주변 트랜지스터를 형성하는 영역의 ONO막(109)을 제거하기 위한 레지스트 패턴(111)을 형성한다. 계속해서, 도 4의 (d)에 도시한 바와 같이, 드라이 에칭법을 이용하여 레지스트로 피복되어 있지 않은 부분의 ONO막(109)을 제거한 후에, 레지스트 패턴(111)을 애싱법에 의해 제거한다.
계속해서, 도 4의 (e)에 도시한 바와 같이, 제어 게이트로 되는 인 도핑 폴리실리콘막(113)을 80㎚의 두께로 퇴적하고, 또한 제어 게이트를 저저항화하기 위해서 텅스텐 실리사이드막(114)을 스퍼터링법에 의해 100㎚의 두께로 퇴적한다. 또한, LP-CVD법에 의해 실리콘 질화막(115)을 200㎚의 두께로 퇴적한다.
계속해서, 도 5의 (f)에 도시한 바와 같이, 리소그래피법을 이용하여 게이트 배선 가공용 레지스트 패턴(117)을 형성한다. 계속해서, 도 5의 (g)에 도시한 바와 같이, 드라이 에칭법을 이용하여 실리콘 질화막(115)을 에칭한 후, 애싱법에 의해 레지스트 패턴(117)을 제거한다.
계속해서, 도 5의 (h)에 도시한 바와 같이, 실리콘 질화막(115)을 마스크로 하여 텅스텐 실리사이드막(114) 및 인 도핑 폴리실리콘막(113)을 에칭한다. 이 때, ONO막(109)이 드라이 에칭에서의 스토퍼막의 역할을 한다.
계속해서, 도 6의 (i)에 도시한 바와 같이, 동일하게 드라이 에칭법을 이용하여 ONO막(109)을 에칭하고, 또한 드라이 에칭법에 의해 인 도핑 폴리실리콘막(103)을 에칭한다.
이상의 공정에 의해, 상기 도 1과 같이 NAND형 불휘발성 반도체 메모리에서의 메모리 셀(13) 및 선택 트랜지스터(14), 및 주변 트랜지스터(25)가 형성된다. 여기서, 선택 트랜지스터(14) 및 주변 트랜지스터(25)에서는, ONO막(109)의 개공부를 통하여 부유 게이트와 제어 게이트가 전기적으로 접속되어 있다. 이렇게 함으로써, 소자 영역(11)과 소자 분리 영역(12)의 라인 앤드 스페이스 패턴과 대략 직교하는 방향으로, 선택 트랜지스터(14)의 게이트 배선 패턴을 형성하는 것이 가능해지고, 또한 주변 트랜지스터(25)의 게이트 배선의 배선 저항을 부유 게이트만으로 형성하는 경우에 비하여 저감할 수 있다.
도 6의 (i)의 공정 후에, 도 6의 (j)에 도시한 바와 같이, LP-CVD법에 의해 실리콘 산화막(121)을 60㎚의 두께로 퇴적한다. 계속해서, 실리콘 기판(101)을 스토퍼로서 이용하여, 드라이 에칭법에 의해 전면 에치백을 행하고, 또한 산화 분위기에서의 열 처리에 의해 노출된 실리콘 기판(101)의 표면을 10㎚ 산화한다.
계속해서, LP-CVD법에 의해 실리콘 질화막(122)을 20㎚의 두께로 퇴적하고, 또한 LP-CVD법에 의해 실리콘 산화막(123)을 700㎚의 두께로 퇴적한다. 계속해서, 실리콘 질화막(122)을 스토퍼로서 이용하여, CMP법에 의해 실리콘 산화막(123)을 연마함으로써, 소자 표면을 평탄화한다. 이에 의해, 도 6의 (k)에 도시한 바와 같이 게이트 배선 형성 및 평탄화까지의 공정이 완료된다.
이상의 제조 기술에서는, 선택 트랜지스터 및 주변 트랜지스터의 게이트 배선을 형성하기 위해서, 다음과 같이 하고 있다. 즉, 소자 분리 영역을 형성한 후에, 부유 게이트로 되는 도전체막(103) 위에 ONO막(109)을 퇴적하고, 그 다음으로 리소그래피법 및 드라이 에칭법을 이용하여 ONO막(109)의 일부에 개공 영역을 형성한다. 계속해서, 제어 게이트로 되는 도전체막(113)을 퇴적한 후에, 리소그래피에 의해 게이트 배선 패턴을 형성한다. 이 때문에, 개공 영역을 형성하기 위한 리소그래피는 소자 분리 영역 형성을 위한 리소그래피에 정합하게 된다. 또한, 게이트 배선 패턴 형성을 위한 리소그래피도 소자 분리 영역 형성을 위한 리소그래피에 정합하게 된다. 이 때문에, 개공 영역을 형성하기 위한 리소그래피와 게이트 배선 형성의 리소그래피는 간접 정합으로 되어, 정합 마진을 크게 취할 필요가 있다.
정합 마진을 크게 취할 필요가 있는 것은, 다음과 같은 이유 때문이다. 즉, 오정렬이 크면, 상기 도 5의 (h)의 드라이 에칭 중에 ONO막(109)이 에칭 스토퍼막으로서 존재하지 않는 개소가 발생하기 때문에, 부유 게이트의 인 도핑 폴리실리콘막(103)도 에칭되게 된다. 그리고, 다음의 부유 게이트의 인 도핑 폴리실리콘막(103)의 에칭 시에 터널 절연막(102)으로 에칭을 스톱시키는 것이 곤란해져서, 실리콘 기판(101)도 에칭되게 된다.
본 실시예에서는, 이러한 문제를 해결하기 위해서, 이하와 같은 구성 및 제조 방법을 채용하고 있다.
(제1 실시예)
도 7∼도 10은, 본 발명의 제1 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도이다. 또, 이 단면은 상기 도 1의 B-B' 단면에 상당하고 있다.
상기 도 4의 (b)의 공정까지는, 종래 기술과 동일하다. 이 공정 후에, 도 7의 (a)에 도시한 바와 같이, LP-CVD법에 의해 인 도핑 폴리실리콘막(113)을 80㎚의 두께로 퇴적하고, 그 위에 스퍼터링법에 의해 텅스텐 실리사이드막(114)을 100㎚의 두께로 퇴적한다. 또한, LP-CVD법에 의해 실리콘 질화막(115)을 200㎚의 두께로 퇴적한다.
계속해서, 도 7의 (b)에 도시한 바와 같이, 리소그래피법을 이용하여 게이트 배선 가공용 레지스트 패턴(117)을 형성한다. 계속해서, 도 7의 (c)에 도시한 바와 같이, 레지스트 패턴(117)을 마스크로 하여 드라이 에칭법에 의해 실리콘 질화막(115)을 에칭한 후, 에칭법에 의해 레지스트 패턴(117)을 제거한다.
계속해서, 도 8의 (d)에 도시한 바와 같이, 실리콘 질화막(115)을 마스크로 하여, 텅스텐 실리사이드막(114) 및 인 도핑 폴리실리콘막(113)을, 드라이 에칭법에 의해 에칭한다. 이 때, ONO막(109)이 드라이 에칭에서의 스토퍼막의 역할을 한다.
계속해서, 도 8의 (e)에 도시한 바와 같이, 동일하게 드라이 에칭법을 이용하여 ONO막(109)을 에칭하고, 또한 드라이 에칭법에 의해 인 도핑 폴리실리콘막(103)을 에칭한다.
계속해서, 도 8의 (f)에 도시한 바와 같이, LP-CVD법에 의해 실리콘 산화막(121)을 60㎚의 두께로 퇴적한 후, 실리콘 기판(101)을 스토퍼로서 이용하여, 드라이 에칭 기술에 의해 전면 에치백한다. 이에 의해, 메모리 셀부에서는 게이트 사이에 실리콘 산화막(121)이 매립되고, 선택 트랜지스터부 및 주변 트랜지스터부에서는 게이트 측벽에 실리콘 산화막(121)이 남게 된다. 그 후, 산화 분위기에서의 열 처리에 의해 노출된 실리콘 기판(101)의 표면을 산화한다.
계속해서, 도 8의 (g)에 도시한 바와 같이, LP-CVD법에 의해 실리콘 질화막(122)을 20㎚의 두께로 퇴적한다. 또, 이 실리콘 질화막(122)은, 비트선 컨택트, 소스선 컨택트 형성 시의 에칭 스토퍼로서도 이용된다.
계속해서, 도 9의 (h)에 도시한 바와 같이, LP-CVD법에 의해 실리콘 산화막(123)을 700㎚의 두께로 퇴적한 후, 실리콘 질화막(122)을 스토퍼로서 이용하여, CMP법에 의해 실리콘 산화막(123)을 연마함으로써, 소자 표면을 평탄화한다.
계속해서, 도 9의 (i)에 도시한 바와 같이, 선택 트랜지스터 위 및 주변 트랜지스터 위에서 ONO막(109)을 제거하기 위한 레지스트 패턴(124)을, 리소그래피법을 이용하여 형성한다. 이 ONO막(109)의 제거는, 선택 트랜지스터 및 주변 트랜지스터에서 부유 게이트와 제어 게이트를 전기적으로 접속하기 위해서이다.
계속해서, 도 9의 (i)에 도시한 바와 같이, 레지스트 패턴(124)을 마스크로 하여 드라이 에칭법에 의해 실리콘 질화막(122, 115)과 텅스텐 실리사이드막(114) 및 인 도핑 폴리실리콘막(113)을 제거한다. 계속해서, 노출된 ONO막(109)을 에칭에 의해 제거한다.
계속해서, 도 10의 (k)에 도시한 바와 같이, 애싱법에 의해 레지스트 패턴(124)을 제거한다. 계속해서, 도 10의 (l)에 도시한 바와 같이, 스퍼터링법에 의해 배리어 메탈로서 티탄막(131) 및 티탄 질화막(132)을 각각 20㎚씩 퇴적하고, 또한 P-CVD법에 의해 텅스텐막(133)을 150㎚의 두께로 퇴적한다.
계속해서, 도 10의 (m)에 도시한 바와 같이, 실리콘 질화막(122) 및 실리콘 산화막(123)을 스토퍼로서 이용하여, CMP법에 의해 표면의 텅스텐막(133), 티탄 질화막(132), 및 티탄막(131)을 연마하여 제거한다.
또, 도면에는 도시하지 않지만, 메모리 셀, 선택 트랜지스터, 및 주변 트랜지스터의 각 부분에서, 게이트부의 양단에 소스/드레인 확산층이 형성되고, 메모리 셀 및 선택 트랜지스터로서는 인접하는 것끼리 접속되어 메모리 셀 유닛으로서의 NAND 셀 유닛이 구성되게 된다. 또한, NAND 셀 유닛의 드레인측, 소스측의 선택 트랜지스터 사이에서, 실리콘 산화막(123) 및 실리콘 질화막(122)을 선택 에칭함으로써, 각각 비트선 컨택트, 소스선 컨택트가 형성되게 되어 있다.
이상의 공정에 의해, 선택 트랜지스터 및 주변 트랜지스터에서는, 배리어 메탈 및 텅스텐 플러그를 통하여 부유 게이트와 제어 게이트가 전기적으로 접속되기 때문에, 배선 저항을 저감화할 수 있다. 또한, 부유 게이트와 제어 게이트의 접속부를 형성하기 위한 리소그래피는, 게이트 배선 형성을 위한 리소그래피 후에 행하기 때문에, 이미 형성된 게이트 배선에 직접 정합하는 것이 가능하다. 따라서, 종래법에 비하여, 리소그래피의 정합 정밀도를 높일 수 있어, 정합 마진을 작게 할 수 있다. 이에 의해, 칩 사이즈의 축소화 및 비용의 저감에 기여할 수 있다.
(제2 실시예)
도 11∼도 13은, 본 발명의 제2 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도이다. 또, 이 단면은, 상기 도 1의 B-B' 단면에 상당하고 있다. 또, 도 11∼도 13의 부호 201∼224는 도 2∼도 10의 부호 101∼124에 대응하고 있다.
도 11의 (a)의 공정까지는, 제1 실시예의 도 9의 (i)의 공정까지와 기본적으로는 동일하지만, 텅스텐 실리사이드막(114)이 없는 대신에 인 도핑 폴리실리콘막(213)이 200㎚로 두텁게 형성되어 있다.
이 후, 도 11의 (b)에 도시한 바와 같이, 드라이 에칭법에 의해, 레지스트 패턴(224)을 마스크로 하여 실리콘 질화막(222, 215)과 인 도핑 폴리실리콘막(213)을 제거한다. 계속해서, 도 11의 (c)에 도시한 바와 같이, 애싱법에 의해 레지스트 패턴(224)을 제거한다.
계속해서, 도 12의 (d)에 도시한 바와 같이, 실리콘 질화막과 실리콘 산화막의 에칭 레이트가 대략 동일해지는 조건으로, 드라이 에칭법에 의해 인 도핑 폴리실리콘막(213)의 상면이 노출하기까지 전면 에치백을 행한다. 이 때, 인 도핑 폴리실리콘막(213)의 개공부에서는 부유 게이트 표면의 ONO막(209)도 동시에 에칭된다.
계속해서, 도 12의 (e)에 도시한 바와 같이, LP-CVD법에 의해 전면에 인 도핑 폴리실리콘막(241)을 퇴적한다. 계속해서, 도 12의 (f)에 도시한 바와 같이, 실리콘 산화막(223)을 스토퍼로서 이용하여, CMP법에 의해 표면의 인 도핑 폴리실리콘막(241)을 연마하여 제거한다.
계속해서, 도 13의 (g)에 도시한 바와 같이, 전면에 코발트막(251) 및 티탄 질화막(252)을 스퍼터링법에 의해 퇴적한다. 계속해서, 도 13의 (h)에 도시한 바와 같이, 열 처리에 의해 인 도핑 폴리실리콘막(213, 241)의 표면 위에 코발트 실리사이드막(253)을 형성한 후, 미반응의 코발트막(251) 및 티탄 질화막(252)을 습식 에칭법에 의해 제거한다.
이상의 공정에 의해, 선택 트랜지스터 및 주변 트랜지스터에서는, 부유 게이트와 제어 게이트가 인 도핑 폴리실리콘막(241)으로 전기적으로 접속되기 때문에, 배선 저항을 저감화할 수 있다. 또한, 부유 게이트와 제어 게이트와의 접속부를 형성하기 위한 리소그래피는, 게이트 배선 형성을 위한 리소그래피 후에 행하기 때문에, 이미 형성된 게이트 배선에 직접 정합하는 것이 가능하다. 따라서, 제1 실시예와 마찬가지의 효과가 얻어진다. 또한, 제1 실시예와 비교하면, 제어 게이트 부분이 인 도핑 폴리실리콘막(213)의 단막으로 형성되어 있기 때문에, 제어 게이트 부분의 에칭 시에 텅스텐 실리사이드막을 에칭할 필요가 없어져서, 제어 게이트부의 에칭이 용이해지는 이점이 있다.
(제3 실시예)
도 14∼도 16은, 본 발명의 제3 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도이다. 또, 이 단면은, 상기 도 1의 B-B' 단면에 상당한다. 또한, 도 14∼도 16의 부호 301∼353은 도 11∼도 13의 부호 201∼253에 대응하고 있다.
도 14의 (a)의 공정까지는, 제2 실시예의 도 11의 (a)의 공정까지와 기본적으로는 동일하다. 단, 도 11의 (a)에서는 레지스트 패턴(224)이 선택 트랜지스터 위 및 주변 트랜지스터 위에 슬릿형 개구를 갖도록 형성되어 있는데 대하여, 도 14의 (a)에서는 레지스트 패턴(324)은 2개의 선택 트랜지스터 사이에서 연속하는 큰 개구를 갖도록 형성되어 있다. 또한, 주변 트랜지스터의 부분에서는 레지스트 패턴(324)을 형성하지 않도록 하고 있다.
이 후, 도 14의 (b)에 도시한 바와 같이, 드라이 에칭법에 의해, 레지스트 패턴(324)을 마스크로 하여 실리콘 질화막(322, 315)을 제거한다. 계속해서, 도 14의 (c)에 도시한 바와 같이, 드라이 에칭법에 의해 인 도핑 폴리실리콘막(313)을 제거한다. 그 후, 도 15의 (d)에 도시한 바와 같이, 애싱법에 의해 레지스트 패턴(324)을 제거한다.
계속해서, 도 15의 (e)에 도시한 바와 같이, 실리콘 질화막과 실리콘 산화막의 에칭 레이트가 대략 동일해지는 조건으로, 드라이 에칭법에 의해 인 도핑 폴리실리콘막(313)의 상면이 노출할 때까지 전면 에치백을 행한다. 이 때, 인 도핑 폴리실리콘막(313)의 개구부에서는 부유 게이트 표면의 ONO막(309)도 동시에 에칭된다.
계속해서, 도 15의 (f)에 도시한 바와 같이, LP-CVD법에 의해 전면에 인 도핑 폴리실리콘막(341)을 퇴적한다. 그 후, 도 16의 (g)에 도시한 바와 같이, 실리콘 산화막(323)을 스토퍼로서 이용하여, CMP법에 의해 표면의 인 도핑 폴리실리콘막(341)을 연마하여 제거한다.
계속해서, 도 16의 (h)에 도시한 바와 같이, 전면에 코발트막(351) 및 티탄 질화막(352)을 스퍼터링법에 의해 퇴적한다. 계속해서, 도 16의 (i)에 도시한 바와 같이, 열 처리에 의해 인 도핑 폴리실리콘막(313, 341)의 표면 위에 코발트 실리사이드막(353)을 형성한 후, 미반응의 코발트막(351) 및 티탄 질화막(352)을 습식 에칭법에 의해 제거한다.
이상의 공정에 의해, 선택 트랜지스터 및 주변 트랜지스터에서는, 부유 게이트와 제어 게이트가 인 도핑 폴리실리콘막(341)으로 전기적으로 접속되기 때문에, 배선 저항을 저감화할 수 있다. 또, 부유 게이트와 제어 게이트와의 접속부를 형성하기 위한 리소그래피는, 게이트 배선 형성을 위한 리소그래피 후에 행하기 때문에, 이미 형성된 게이트 배선에 직접 정합하는 것이 가능하다. 따라서, 제1 및 제2 실시예와 마찬가지의 효과가 얻어진다.
또한, 제2 실시예와 비교하면, 부유 게이트와 제어 게이트와의 접속부를 형성하기 위한 리소그래피에서, 선택 트랜지스터 위 및 주변 트랜지스터 위에 미세한 슬릿형 개구를 갖도록 형성할 필요가 없어지기 때문에, 리소그래피가 용이해진다는 이점이 있다. 또한, 리소그래피가 용이해지기 때문에, 선택 트랜지스터의 치수 및 선택 트랜지스터 사이의 스페이스를 작게 하는 것도 가능해져서, 칩 사이즈를 더욱 축소하여 한층 더 비용 저감을 도모할 수 있다.
또한, 부유 게이트로 되는 인 도핑 폴리실리콘막(303)과 접속부의 인 도핑 폴리실리콘막(341)과의 접촉 면적을 크게 할 수 있기 때문에, 컨택트 면적의 증대에 의해 컨택트 저항의 저감을 도모할 수 있다.
(변형예)
또, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 실시예에서는, NAND형 불휘발성 반도체 메모리에 대하여 설명했지만, 본 발명은 반드시 NAND형에 한하지 않고, 메모리 셀과 선택 트랜지스터 또는 주변 트랜지스터를 갖는 각종 불휘발성 반도체 메모리에 적용할 수 있다. 또, 각 부의 재료, 두께 등의 조건은 사양에 따라서 적절하게 변경 가능하다. 그 외에, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지 변형하여 실시할 수 있다.
본 발명에 따르면, 제어 게이트로 되는 제2 도전체막에 컨택트홀을 형성하고, 이 컨택트홀에 제3 도전체막을 매립하여 형성함으로써, 제어 게이트로 되는 제2 도전체막과 부유 게이트로 되는 제1 도전체막을 전기적으로 접속할 수 있다. 그리고 이 경우, 제어 게이트의 패턴 형성 후에, 컨택트홀 형성을 위한 리소그래피를 행함으로써, 리소그래피를 게이트 배선에 맞추어서 행할 수 있다. 즉, 게이트 사이의 절연막의 개공 영역을 형성하기 위한 리소그래피와 게이트 배선 형성을 위한 리소그래피가 직접 정합으로 되어, 리소그래피의 정합 정밀도를 높일 수 있다. 따라서, 미세한 게이트 치수에 대해서도 리소그래피의 직접 정합으로 접속부의 패턴을 형성하는 것이 가능하고, 칩 사이즈를 작게 하여 비용을 저감하는 것이 가능해진다.
도 1은 NAND형 불휘발성 반도체 메모리의 게이트 배선 형성 후의 상태를 도시하는 평면도.
도 2는 도 1의 A-A' 단면 방향에 대응하는 소자 분리 형성 공정을 도시하는 단면도.
도 3은 도 1의 A-A' 단면 방향에 대응하는 소자 분리 형성 공정을 도시하는 단면도.
도 4는 도 1의 B-B' 단면 방향에 대응하는 게이트 배선 형성 공정을 도시하는 단면도.
도 5는 도 1의 B-B' 단면 방향에 대응하는 게이트 배선 형성 공정을 도시하는 단면도.
도 6은 도 1의 B-B' 단면 방향에 대응하는 게이트 배선 형성 공정을 도시하는 단면도.
도 7은 제1 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 8은 제1 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 9는 제1 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 10은 제1 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 11은 제2 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 12는 제2 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 13은 제2 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 14는 제3 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 15는 제3 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
도 16은 제3 실시예에 따른 NAND형 불휘발성 반도체 메모리의 제조 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 셀 영역
11 : 소자 영역
12 : 소자 분리 영역
13 : 메모리 셀
14 : 선택 트랜지스터
20 : 주변 회로 영역
25 : 주변 트랜지스터
101 : 실리콘 기판
102 : 터널 절연막(제1 게이트 절연막)
103 : 인 도핑 폴리실리콘막(부유 게이트)
104, 115, 122 : 실리콘 질화막
105 : 소자 분리 영역 형성용 레지스트 패턴
107, 121, 123 : 실리콘 산화막
109 : ONO막(제2 게이트 절연막)
111, 124, 224, 324 : 접속부 형성용 레지스트 패턴
113 : 인 도핑 폴리실리콘막(제어 게이트)
114 : 텅스텐 실리사이드막
117 : 게이트 배선 형성용 레지스트 패턴
131 : 티탄막
132, 252, 352 : 티탄 질화막
133 : 텅스텐막
241, 341 : 인 도핑 폴리실리콘막
251, 351 : 코발트막
253, 353 : 코발트 실리사이드막

Claims (10)

  1. 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 부유 게이트로 되는 제1 도전체막과,
    상기 부유 게이트로 되는 제1 도전체막 위에 제2 게이트 절연막을 개재하여 형성된 제어 게이트로 되는 제2 도전체막과,
    상기 제2 도전체막의 상면으로부터 상기 제1 도전체막의 상면에 도달하도록, 상기 제2 도전체막 및 제2 게이트 절연막을 일부 제거함으로써 형성된 컨택트홀 내에 매립하여 형성된 제3 도전체막
    을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 위에 부유 게이트와 제어 게이트를 적층하여 형성된 스택 게이트 구성의 불휘발성 반도체 메모리 셀과,
    상기 반도체 기판 위에, 상기 부유 게이트로 되는 제1 도전체막과 상기 제어 게이트로 되는 제2 도전체막을 적층하고, 이들 제2 도전체막, 제1 도전체막이 전기적으로 접속되어 게이트 배선이 형성된 메모리 셀 이외의 트랜지스터를 구비하여 이루어지고,
    상기 메모리 셀 이외의 트랜지스터의 부분은, 상기 제2 도전체막의 상면으로부터 상기 제1 도전체막의 상면에 도달하도록 형성된 컨택트홀 내에 제3 도전체막이 매립되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 불휘발성 반도체 메모리 셀이 복수개 직렬 접속되어 이루어진 NAND 셀 유닛이 상기 반도체 기판의 메모리 영역에 복수개 배치되어 불휘발성 메모리 어레이를 구성하고,
    상기 불휘발성 반도체 메모리 셀의 직렬 접속부의 양단에 형성된 선택 트랜지스터 및 상기 반도체 기판의 주변 회로 영역에 형성된 주변 트랜지스터의 부분에서, 상기 컨택트홀 내에 상기 제3 도전체막이 매립되어 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 컨택트홀 내에 매립된 제3 도전체막은, 상기 제어 게이트로 되는 제2 도전체막과는 다른 도전 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 도전체막은, 배리어 메탈을 개재하여 상기 컨택트홀 내에 매립되어 형성되어 있는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 컨택트홀 내에 매립된 제3 도전체막 및 상기 제어 게이트로 되는 제2 도전체막은 실리콘막으로 형성되고, 상기 실리콘막의 표면이 실리사이드화되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 위에, 제1 게이트 절연막, 부유 게이트로 되는 제1 도전체막, 제2 게이트 절연막, 및 제어 게이트로 되는 제2 도전체막이 적층되어 이루어진 스택 게이트 구성의 게이트 배선 패턴을 형성하는 공정과,
    상기 제어 게이트로 되는 제2 도전체막 및 제2 게이트 절연막을 일부 제거함으로써, 상기 제어 게이트로 되는 제2 도전체막의 상면으로부터 상기 부유 게이트로 되는 제1 도전체막의 상면에 도달하는 컨택트홀을 형성하는 공정과,
    상기 컨택트홀 내에 제3 도전체막을 매립하여 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 위에 제1 게이트 절연막을 개재하여 부유 게이트로 되는 제1 도전체막을 형성하는 공정과,
    적어도 상기 부유 게이트의 게이트 폭 방향의 불필요 부분을 제거하도록, 상기 부유 게이트로 되는 제1 도전체막을 선택적으로 에칭하는 공정과,
    상기 기판 위 및 상기 부유 게이트로 되는 제1 도전체막 위에 제2 게이트 절연막을 개재하여 제어 게이트로 되는 제2 도전체막을 형성하는 공정과,
    상기 제어 게이트로 되는 제2 도전체막을 상기 부유 게이트로 되는 제1 도전체막과 함께 선택적으로 에칭함으로써, 불휘발성 반도체 메모리 셀 및 메모리 셀 이외의 트랜지스터의 각 게이트 배선 패턴을 형성하는 공정과,
    상기 메모리 셀 이외의 트랜지스터의 부분에서, 상기 게이트 배선 패턴을 리소그래피의 기준으로 하여, 상기 제어 게이트로 되는 제2 도전체막 및 제2 절연막을 선택적으로 에칭함으로써, 상기 제어 게이트로 되는 제2 도전체막의 상면으로부터 상기 부유 게이트로 되는 제1 도전체막의 상면에 도달하는 컨택트홀을 형성하는 공정과,
    상기 컨택트홀 내에 제3 도전체막을 매립하여 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 컨택트홀의 형성을, 상기 게이트 배선 패턴 사이에 평탄화용 절연막을 매립한 후에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 게이트 배선 패턴 사이에 평탄화용 절연막을 매립한 후에, 상기 불휘발성 메모리 셀의 선택 트랜지스터의 부분에서는 상기 게이트 배선 패턴의 1변을 포함하여 그 일부가 노출되고, 주변 트랜지스터의 부분에서는 상기 게이트 배선 패턴의 전부가 노출되는 개구를 갖는 레지스트 패턴을 형성하고, 계속해서 상기 레지스트 패턴을 마스크로 하여 상기 컨택트홀 형성을 위한 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502295B2 (en) 2010-10-06 2013-08-06 SK Hynix Inc. Nonvolatile memory device
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8549455B2 (en) 2007-08-02 2013-10-01 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8552508B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8680626B2 (en) 2007-10-26 2014-03-25 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8759985B2 (en) 2008-03-27 2014-06-24 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP4271111B2 (ja) * 2004-09-21 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
JP4316540B2 (ja) 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
KR101094840B1 (ko) * 2005-07-12 2011-12-16 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
JP4528700B2 (ja) 2005-09-09 2010-08-18 株式会社東芝 半導体装置及びその製造方法
JP2007123526A (ja) 2005-10-27 2007-05-17 Toshiba Corp 半導体装置及びその製造方法
JP4945165B2 (ja) 2006-04-28 2012-06-06 株式会社東芝 半導体装置の製造方法
JP5013050B2 (ja) 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008091368A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置及びその製造方法
KR100780774B1 (ko) * 2006-11-07 2007-11-30 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자 및 그 제조방법
JP2008140888A (ja) 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体メモリの製造方法
US20080315326A1 (en) * 2007-06-21 2008-12-25 Werner Graf Method for forming an integrated circuit having an active semiconductor device and integrated circuit
KR101069645B1 (ko) * 2008-12-26 2011-10-04 주식회사 하이닉스반도체 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
CN102074562B (zh) * 2009-11-25 2012-08-29 中国科学院微电子研究所 Nand结构及其形成方法
JP5606388B2 (ja) * 2011-05-13 2014-10-15 株式会社東芝 パターン形成方法
US9224475B2 (en) * 2012-08-23 2015-12-29 Sandisk Technologies Inc. Structures and methods for making NAND flash memory
CN105097703B (zh) * 2014-04-28 2019-02-01 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9245898B2 (en) 2014-06-30 2016-01-26 Sandisk Technologies Inc. NAND flash memory integrated circuits and processes with controlled gate height
US9224637B1 (en) 2014-08-26 2015-12-29 Sandisk Technologies Inc. Bi-level dry etching scheme for transistor contacts
US9613971B2 (en) 2015-07-24 2017-04-04 Sandisk Technologies Llc Select gates with central open areas
US9443862B1 (en) 2015-07-24 2016-09-13 Sandisk Technologies Llc Select gates with select gate dielectric first

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180454B1 (en) * 1999-10-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming flash memory devices
JP2001210809A (ja) 2000-01-28 2001-08-03 Toshiba Microelectronics Corp 半導体装置の製造方法
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
KR100436673B1 (ko) * 2001-05-28 2004-07-02 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR20040033774A (ko) * 2002-10-16 2004-04-28 삼성전자주식회사 플래시 메모리 소자에서의 전기적 연결 배선 및 그 제조방법

Cited By (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8952425B2 (en) 2006-03-09 2015-02-10 Tela Innovations, Inc. Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length
US8946781B2 (en) 2006-03-09 2015-02-03 Tela Innovations, Inc. Integrated circuit including gate electrode conductive structures with different extension distances beyond contact
US8921896B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit including linear gate electrode structures having different extension distances beyond contact
US8921897B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit with gate electrode conductive structures having offset ends
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US8549455B2 (en) 2007-08-02 2013-10-01 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8759882B2 (en) 2007-08-02 2014-06-24 Tela Innovations, Inc. Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8680626B2 (en) 2007-10-26 2014-03-25 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8669594B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least twelve gate level feature layout channels
US8564071B2 (en) 2008-03-13 2013-10-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level feature extensions beyond contact
US8735995B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks with diffusion regions of common node on opposing sides of same gate electrode track
US8735944B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with serially connected transistors
US9081931B2 (en) 2008-03-13 2015-07-14 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer
US9117050B2 (en) 2008-03-13 2015-08-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
US8785979B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with two inside positioned gate contacts and two outside positioned gate contacts and electrical connection of cross-coupled transistors through same interconnect layer
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8742463B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with outer positioned gate contacts
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US8729643B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Cross-coupled transistor circuit including offset inner gate contacts
US8729606B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US8872283B2 (en) 2008-03-13 2014-10-28 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US8680583B2 (en) 2008-03-13 2014-03-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least nine gate level feature layout channels
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US8866197B2 (en) 2008-03-13 2014-10-21 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature
US8785978B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with electrical connection of cross-coupled transistors through same interconnect layer
US8669595B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position, alignment, and offset specifications
US8816402B2 (en) 2008-03-13 2014-08-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor
US8853793B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends
US8772839B2 (en) 2008-03-13 2014-07-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8853794B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit within semiconductor chip including cross-coupled transistor configuration
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8836045B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track
US8552508B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8847329B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts
US8552509B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with other transistors positioned between cross-coupled transistors
US8592872B2 (en) 2008-03-13 2013-11-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors with two transistors of different type having gate electrodes formed by common gate level feature with shared diffusion regions on opposite sides of common gate level feature
US8558322B2 (en) 2008-03-13 2013-10-15 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through gate level feature
US8587034B2 (en) 2008-03-13 2013-11-19 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8581304B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships
US8581303B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled trasistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset relationships and electrical connection of cross-coupled transistors through same interconnect layer
US8835989B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications
US8847331B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures
US8575706B2 (en) 2008-03-13 2013-11-05 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level features inner extensions beyond gate electrode
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8569841B2 (en) 2008-03-13 2013-10-29 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least one gate level feature extending into adjacent gate level feature layout channel
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US8742462B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position specifications
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8759985B2 (en) 2008-03-27 2014-06-24 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US8502295B2 (en) 2010-10-06 2013-08-06 SK Hynix Inc. Nonvolatile memory device
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

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