TW201628090A - 半導體元件及其製作方法 - Google Patents
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Abstract
本發明是揭露一種半導體元件，其包含一基底，一第一介電層及一第二介電層設於基底上、一汲極層設於第一介電層中、一閘極層設於第二介電層上、一通道層設於閘極層中且位於汲極層上、一第三介電層及一第四介電層設於閘極層上以及一源極層設於第四介電層中且位於通道層上，其中源極層、通道層及汲極層包含不同材料。
Description
本發明是關於一種半導體元件及其製作方法，尤指一種垂直型閘極全繞式(vertical gate-all-around)場效電晶體及其製作方法。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
然而，隨著元件尺寸更進一步縮小，例如未來進入10奈米甚至更先進的7奈米製程後，現有鰭狀場效電晶體架構已不足以克服產生的物理極限問題。因此，有必要找出更好的半導體裝置結
構，使其在小尺寸之下仍可維持良好的操作特性。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一第一介電層及一第二介電層。然後形成一汲極層於第一介電層及第二介電層中、形成一閘極層於第二介電層上、形成一通道層於閘極層中、形成一第三介電層及一第四介電層於閘極層及通道層上以及形成一源極層於第三介電層及第四介電層中。
本發明另一實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一第一介電層，然後形成一汲極層於第一介電層中、形成一第二介電層於第一介電層及汲極層上、形成一閘極層於第二介電層上、形成一通道層於閘極層及第二介電層中、形成一第三介電層及一第四介電層於閘極層及通道層上以及形成一源極層於第三介電層及第四介電層中。
本發明又一實施例揭露一種半導體元件，包含一基底，一第一介電層及一第二介電層設於基底上、一汲極層設於第一介電層中、一閘極層設於第二介電層上、一通道層設於閘極層中且位於汲極層上、一第三介電層及一第四介電層設於閘極層上以及一源極層設於第四介電層中且位於通道層上，其中源極層、通道層及汲極層包含不同材料。
12‧‧‧基底
14‧‧‧第一介電層
16‧‧‧第二介電層
18‧‧‧開口
20‧‧‧汲極層
22‧‧‧第一阻隔層
24‧‧‧閘極層
26‧‧‧第二阻隔層
28‧‧‧硬遮罩
30‧‧‧開口
32‧‧‧功函數層
34‧‧‧閘極介電層
36‧‧‧通道層
38‧‧‧第三介電層
40‧‧‧第四介電層
42‧‧‧開口
44‧‧‧源極層
60‧‧‧第一硬遮罩
62‧‧‧基底
64‧‧‧第一介電層
66‧‧‧開口
68‧‧‧汲極層
70‧‧‧第二介電層
72‧‧‧第一阻隔層
74‧‧‧閘極層
76‧‧‧第二阻隔層
78‧‧‧第二硬遮罩
80‧‧‧開口
82‧‧‧功函數層
84‧‧‧閘極介電層
86‧‧‧通道層
88‧‧‧第三介電層
90‧‧‧第四介電層
92‧‧‧開口
94‧‧‧源極層
第1圖至第5圖為本發明第一實施例製作一半導體元件之方法示意圖。
第6圖至第11圖為本發明第二實施例製作一半導體元件之方法示意圖。
第12圖為本發明另一實施例之一半導體元件之結構示意圖。
請參照第1圖至第5圖，第1圖至第5圖為本發明第一實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底、磊晶矽基底、碳化矽基底或矽覆絕緣(silicon-on-insulator,SOI)基底等之半導體基底，但不以此為限。然後依序形成一第一介電層14與一第二介電層16於基底12上，並利用一光罩(圖未示)，進行一微影暨蝕刻製程去除部分第二介電層16及部分第一介電層14以形成至少一開口18暴露基底12表面。接著形成一汲極層20於第二介電層16上並填滿開口18，然後搭配進行一平坦化製程，例如以化學機械研磨(chemical mechanical polishing,CMP)去除部分汲極層20與部分第二介電層16，使汲極層20與第二介電層16表面齊平。在本實施例中，汲極層20可利用選擇性磊晶製程等方式形成，較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成，端視其為NMOS或PMOS而定，並可於進行磊晶製程時，同步摻入摻質，或是之後再進行離子佈值，以形成輕摻雜汲極與汲極。而第一介電層14與第二介電層16可分別選自由二氧化矽、氮化矽以及氮氧化矽(SiON)所構成的群組，且較佳包含不同材料。
接著如第2圖所示，依序形成一第一阻隔層22、一閘極
層24、一第二阻隔層26及一硬遮罩28於第二介電層16上，並進行一微影暨蝕刻製程去除部分硬遮罩28、部分第二阻隔層26、部分閘極層24及部分第一阻隔層22以形成至少一開口30暴露汲極層20與部分第二介電層16表面。
在本實施例中，閘極層24之材質較佳包含摻雜多晶矽或非摻雜多晶矽，但不排除可選自金屬矽化物或金屬等導電材料，第一阻隔層22與第二阻隔層26則較佳包含氮化鈦(TiN)或氮化鉭(TaN)等導電材料，但不侷限於此。
隨後如第3圖所示，先形成一功函數層32於硬遮罩28上及開口30內，再去除部分開口30內及硬遮罩28上之部分功函數層32以暴露出汲極層20，然後形成一閘極介電層34於硬遮罩28與功函數層32上及開口30內，再去除部分閘極介電層34以暴露汲極層20。此時功函數層32與閘極介電層34較佳設於第一阻隔層22、閘極層24、第二阻隔層26及硬遮罩28側壁上。
在本實施例中，閘極介電層34較佳包含矽化合物層，例如二氧化矽(SiO2)、氮化矽(SiN)或氮氧化矽(SiON)，但不排除可選自高介電常數的介電材料。
功函數層32則較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體或P型電晶體。若電晶體為N型電晶體，功函數層32可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或碳化鈦鋁(TiAlC)等，但不以此為限；若電晶體為P型電晶
體，功函數層32可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。
然後如第4圖所示，形成一通道層36於閘極介電層34上並填滿開口30，然後以平坦化製程去除部分通道層36、部分閘極介電層34、部分功函數層32及硬遮罩28，在硬遮罩28完全去除下使剩餘的通道層36表面與第二阻隔層26表面齊平。在本實施例中，通道層36亦可利用選擇性磊晶製程等方式製得，較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成之單晶結構，但不侷限於此。
接著如第5圖所示，先依序形成一第三介電層38及一第四介電層40於閘極層24及通道層36上，然後同樣利用該光罩(圖未示)，進行一微影暨蝕刻製程去除部分第四介電層40及部分第三介電層38以形成至少一開口42。接著形成一源極層44於第三介電層38及第四介電層40中，例如先形成一源極層44於第四介電層40上並填滿開口42，然後以平坦化製程去除部分源極層44及部分第四介電層40使源極層44與第四介電層40表面齊平。在本實施例中，亦可利用選擇性磊晶製程等方式形成，源極層44較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成，並可於進行磊晶製程時，同步摻入摻質，或是之後再進行離子佈值，以形成輕摻雜汲極與源極，但不侷限於此，且由於源極層44、通道層36及汲極層20是分別利用三次不同的製程步驟而得，因此源極層44、通道層36及汲極層20較佳分別由不同材料所構成，例如三者的成分組成不同或其成分相同但組成百分比不同。另外本實施例雖由下至上依序形成源極層44、通道層36及汲極層20，但不侷限於此，又可依據製程需求將源極層44與汲極層20的位置上下顛倒，此實施例也屬本發明所涵
蓋的範圍。其次第三介電層38與第四介電層40可分別選自由二氧化矽、氮化矽以及氮氧化矽(SiON)所構成的群組，且較佳包含不同材料。至此即完成本發明第一實施例之半導體元件的製作。
又如第5圖所示，本發明第一實施例另揭露一種垂直型閘極全繞式(vertical gate-all-around)場效電晶體結構，其主要包含一基底12、一第一介電層14與第二介電層16設於基底12上、一汲極層20設於第一介電層14與第二介電層16中、一閘極層24設於第二介電層16上、一通道層36設於閘極層24中且位於汲極層20正上方、一第三介電層38與一第四介電層40設於閘極層24上、一源極層44設於第三介電層38與第四介電層40中且並同時位於通道層36上、一第一阻隔層22設於閘極層24及第二介電層16之間、一第二阻隔層26設於閘極層24及第三介電層38之間、一閘極介電層34環繞通道層36以及一功函數層32環繞閘極介電層34，其中源極層44、通道層36及汲極層20較佳包含不同材料，第一介電層14及第二介電層16包含不同材料，且第三介電層38及第四介電層40包含不同材料。
在本實施例中，第二介電層16與第三介電層38較佳作為場效電晶體之側壁子，兩個汲極層20之間的基底12中可選擇性設置淺溝隔離(shallow trench isolation,STI)(圖未示)，且對應汲極層20的基底12中又可依據電晶體的型態分別設置不同導電型式的井區以及/或深井區，還有電連接各汲極層20的埋入式導線(buried conductive line)。此外，本實施例所揭露之左右兩組垂直型閘極全繞式電晶體雖較佳為相同導電型式，但不侷限於此，又可依據製程需求選擇製作不同導電型式的源極層與汲極層，此變化型也屬本發
明所涵蓋的範圍。另外，本實施例雖例示利用相同光罩進行微影暨蝕刻製程以形成對應源極層、閘極層、汲極層之開口，但不侷限於此，例如本發明亦可使用不同的光罩，以形成源極層/汲極層開口尺寸係不同於閘極層開口尺寸之結構。
請接著參照第6圖至第11圖，第6圖至第11圖為本發明第二實施例製作一半導體元件之方法示意圖。如第6圖所示，首先提供一基底62，例如一矽基底、磊晶矽基底、碳化矽基底或矽覆絕緣(silicon-on-insulator,SOI)基底等之半導體基底，但不以此為限。然後依序形成一第一介電層64與一第一硬遮罩60於基底62上，並利用一光罩(圖未示)，進行一微影暨蝕刻製程去除部分第一硬遮罩60及部分第一介電層64以形成至少一開口66暴露基底62表面。
接著如第7圖所示，形成一汲極層68於第一硬遮罩60上並填滿開口66，然後搭配進行一平坦化製程，例如以化學機械研磨去除部分汲極層68與全部的第一硬遮罩60並暴露出下面的第一介電層64表面，使汲極層68與第一介電層64表面齊平。在本實施例中，汲極層68較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成，第一介電層64與第一硬遮罩60可分別選自由二氧化矽、氮化矽以及氮氧化矽(SiON)所構成的群組，且較佳包含不同材料。
接著如第8圖所示，依序形成第二介電層70、一第一阻隔層72、一閘極層74、一第二阻隔層76及一第二硬遮罩78於第一介電層64上，並同樣利用該光罩(圖未示)，進行一微影暨蝕刻製程去除部分第二硬遮罩78、部分第二阻隔層76、部分閘極層74及部分第一阻隔層72以形成至少一開口80暴露第二介電層70表面。
如同第一實施例，閘極層74之材質較佳包含摻雜或非摻雜多晶矽，但不排除可選自金屬矽化物或金屬等材料，第一阻隔層72與第二阻隔層76則較佳包含氮化鈦(TiN)或氮化鉭(TaN)，但不侷限於此。
然後如第9圖所示，先形成一功函數層82於第二硬遮罩78上及開口80內，再去除部分開口80內及硬遮罩78上之部分功函數層82以暴露出第二介電層70，接著形成一閘極介電層84於硬遮罩78與功函數層82上及開口80內，再去除部分開口80內的閘極介電層84以暴露第二介電層70。隨後利用第二硬遮罩78、功函數層82與閘極介電層84當作蝕刻遮罩來進行另一蝕刻製程，去除部分第二介電層70以暴露出汲極層68表面。
在本實施例中，閘極介電層84較佳包含矽化合物層，例如二氧化矽(SiO2)、氮化矽(SiN)或氮氧化矽(SiON)，但不排除可選自高介電常數的介電材料。
功函數層82較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體或P型電晶體。若電晶體為N型電晶體，功函數層82可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或碳化鈦鋁(TiAlC)等，但不以此為限；若電晶體為P型電晶體，功函數層82可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。
接著如第10圖所示，形成一單晶結構之通道層86於閘極介電層84上並填滿開口80，然後以平坦化製程去除部分通道層86、部分閘極介電層84、部分功函數層82及第二硬遮罩78，在第二硬遮罩78完全去除下使剩餘的通道層86表面與第二阻隔層76表面齊平。在本實施例中，通道層86較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成，但不侷限於此。此外，由於開口80內形成有閘極介電層84與功函數層82，因此通道層86的寬度會小於汲極層68的寬度。
之後如第11圖所示，先依序形成一第三介電層88及一第四介電層90於閘極層74及通道層86上，然後進行一微影暨蝕刻製程去除部分第四介電層90及部分第三介電層88以形成一開口92。其中，第三介電層88與第四介電層90係分別選自由二氧化矽、氮化矽以及氮氧化矽(SiON)所構成的群組，且為不同材料，因此藉由不同的蝕刻選擇比，接著可進行另一蝕刻製程以擴展開口92，特別是擴展第四介電層中90的開口92寬度，然後形成一源極層94於第四介電層90上並填滿開口92，之後再以平坦化製程去除部分源極層94以及部分第四介電層90使源極層94與第四介電層92表面齊平。在本實施例中，源極層94較佳由矽、鍺、鍺化錫、碳化矽或鍺化矽所構成，但不侷限於此，且源極層94、通道層86及汲極層68較佳分別由不同材料所構成。至此即完成本發明第二實施例之半導體元件的製作。
又如第11圖所示，本實施例另揭露一種垂直型閘極全繞式(vertical gate-all-around)場效電晶體結構，其主要包含一基底62、一第一介電層64與第二介電層70設於基底62上、一汲極層68設
於第一介電層64中、一閘極層74設於第二介電層70上、一通道層86設於閘極層74與第二介電層70中且位於汲極層68上、一第三介電層88與第四介電層90設於閘極層74上、一源極層94設於第三介電層88及第四介電層90中且並同時位於通道層86上、一第一阻隔層72設於閘極層74及第二介電層70之間、一第二阻隔層76設於閘極層74及第三介電層88之間、一閘極介電層84環繞通道層86以及一功函數層82環繞閘極介電層84，其中源極層94、通道層86及汲極層68較佳包含不同材料，第一介電層64及第二介電層70包含不同材料，且第三介電層88及第四介電層90包含不同材料。
相較於前述第一實施例，本實施例的通道層86上表面與閘極層74上表面齊平的同時，通道層86下表面係與第一介電層64上表面齊平，或從整體來看，本實施例的通道層86是呈現一向下偏移的狀態，即汲極層68僅設於第一介電層中而源極層94則同時設於第三介電層88與第四介電層90中。
另外如同第一實施例，本實施例之第二介電層70與第三介電層88較佳作為場效電晶體之側壁子，兩個汲極層68之間的基底62中可選擇性設置淺溝隔離(shallow trench isolation,STI)，且對應汲極層68的基底62中可依據電晶體的型態分別設置不同導電型式的井區以及/或深井區，還有電連接各汲極層68的埋入式導線(buried conductive line)。另外，本實施例所揭露之左右兩組垂直型閘極全繞式電晶體雖較佳為相同導電型式，但不侷限於此，又可依據製程需求選擇製作不同導電型式的源極層與汲極層，此變化型也屬本發明所涵蓋的範圍。
請接著參照第12圖，第12圖為本發明另一實施例之一半導體元件之結構示意圖。如圖中所示，相較於第10圖至第11圖於第三介電層88與第四介電層中90擴展開口92後直接將開口92填滿源極層94，本實施例可選擇先於部分開口92中填入與通道層86相同之材料，將原本通道層86墊高，使其上表面與第三介電層88上表面齊平，然後再形成源極層94填滿剩下的開口92。換句話說，本實施例之通道層86的上表面較佳切齊第三介電層88的上表面，通道層86的下表面則與第一介電層64上表面齊平，且由於源極層94與汲極層68的寬度均大於通道層86的寬度，本發明除了可用來緩解主動區因熱預算分布不均所產生的問題外又可提供更佳的應變效率(strain efficiency)，而且可增加上下層之間對準誤差的製程容許度。
綜上所述，本發明較佳揭露一種新穎的垂直型閘極全繞式場效電晶體結構與其製作方法，其特別採用不同材料來分別形成電晶體的源極、通道以及汲極，除了可於未來元件尺寸更進一步縮小後提供相較於現行鰭狀結構電晶體更短的閘極間距與更低的操作電壓，又可同時改善平面型電晶體因容量不足而造成表面散射(surface scattering)等問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底
14‧‧‧第一介電層
16‧‧‧第二介電層
20‧‧‧汲極層
22‧‧‧第一阻隔層
24‧‧‧閘極層
26‧‧‧第二阻隔層
32‧‧‧功函數層
34‧‧‧閘極介電層
36‧‧‧通道層
38‧‧‧第三介電層
40‧‧‧第四介電層
42‧‧‧開口
44‧‧‧源極層
Claims (20)
- 一種製作半導體元件的方法，包含：提供一基底，該基底上設有一第一介電層及一第二介電層；形成一汲極層於該第一介電層及該第二介電層中；形成一閘極層於該第二介電層上；形成一通道層於該閘極層中；形成一第三介電層及一第四介電層於該閘極層及該通道層上；以及形成一源極層於該第三介電層及該第四介電層中。
- 如申請專利範圍第1項所述之方法，另包含：進行一微影暨蝕刻製程去除部分該第二介電層及部分該第一介電層以形成一開口；以及形成該汲極層於該開口中。
- 如申請專利範圍第1項所述之方法，另包含：形成一第一阻隔層於該第二介電層及該汲極層上；形成該閘極層於該第一阻隔層上；形成一第二阻隔層於該閘極層上；形成一硬遮罩於該第二阻隔層上；以及進行一微影暨蝕刻製程去除部分該硬遮罩、部分該第二阻隔層、部分該閘極層及部分該第一阻隔層以形成一開口。
- 如申請專利範圍第1項所述之方法，另包含：形成一功函數層於該硬遮罩上及該開口內； 去除部分該開口內之部分該功函數層以暴露出該汲極層；形成一閘極介電層於該功函數層上及該開口內；去除部分該閘極介電層以暴露該汲極層；形成該通道層於該開口內；以及去除部分該通道層、部分該閘極介電層、部分該功函數層及該硬遮罩。
- 如申請專利範圍第1項所述之方法，另包含：進行一微影暨蝕刻製程去除部分該第四介電層及部分該第三介電層以形成一開口；以及形成該源極層於該開口內。
- 如申請專利範圍第1項所述之方法，其中該第一介電層及該第二介電層包含不同材料，且該第三介電層及該第四介電層包含不同材料。
- 如申請專利範圍第1項所述之方法，其中該源極層、該通道層及該汲極層包含不同材料。
- 一種製作半導體元件的方法，包含：提供一基底，該基底上設有一第一介電層；形成一汲極層於該第一介電層中；形成一第二介電層於該第一介電層及該汲極層上；形成一閘極層於該第二介電層上；形成一通道層於該閘極層及該第二介電層中；形成一第三介電層及一第四介電層於該閘極層及該通道層上；以 及形成一源極層於該第三介電層及該第四介電層中。
- 如申請專利範圍第8項所述之方法，另包含：形成一第一硬遮罩於該第一介電層上；進行一微影暨蝕刻製程去除部分該第一硬遮罩及部分該第一介電層以形成一開口；形成該汲極層於該開口中；以及去除部分該汲極層及該第一硬遮罩。
- 如申請專利範圍第8項所述之方法，另包含：形成一第一阻隔層於該第二介電層及該汲極層上；形成該閘極層於該第一阻隔層上；形成一第二阻隔層於該閘極層上；形成一第二硬遮罩於該第二阻隔層上；以及進行一微影暨蝕刻製程去除部分該第二硬遮罩、部分該第二阻隔層、部分該閘極層及部分該第一阻隔層以形成一開口。
- 如申請專利範圍第10項所述之方法，另包含：形成一功函數層於該第二硬遮罩上及該開口內；去除部分該開口內之部分該功函數層以暴露出該第二介電層；形成一閘極介電層於該功函數層上及該開口內；去除部分該閘極介電層以暴露該第二介電層；去除部分該第二介電層以暴露該汲極層；形成該通道層於該開口內；以及去除部分該通道層、部分該閘極介電層、部分該功函數層及該第 二硬遮罩。
- 如申請專利範圍第8項所述之方法，另包含：進行一微影暨蝕刻製程去除部分該第四介電層及部分該第三介電層以形成一開口；進行一蝕刻製程以擴展該開口；以及形成該源極層於該開口內。
- 如申請專利範圍第8項所述之方法，其中該第一介電層及該第二介電層包含不同材料，且該第三介電層及該第四介電層包含不同材料。
- 如申請專利範圍第8項所述之方法，其中該源極層、該通道層及該汲極層包含不同材料。
- 一種半導體元件，包含：一基底，該基底上設有一第一介電層及一第二介電層；一汲極層設於該第一介電層中；一閘極層設於該第二介電層上；一通道層設於該閘極層中且位於該汲極層上；一第三介電層及一第四介電層設於該閘極層上；以及一源極層設於該第四介電層中且位於該通道層上，其中該源極層、該通道層及該汲極層包含不同材料。
- 如申請專利範圍第15項所述之半導體元件，另包含：一閘極介電層環繞該通道層；以及 一功函數層環繞該閘極介電層。
- 如申請專利範圍第15項所述之半導體元件，另包含：一第一阻隔層設於該閘極層及該第二介電層之間；以及一第二阻隔層設於該閘極層及該第三介電層之間。
- 如申請專利範圍第15項所述之半導體元件，其中該源極層及該汲極層之寬度大於該通道層之寬度。
- 如申請專利範圍第15項所述之半導體元件，其中該通道層之上表面與該閘極層之上表面齊平。
- 如申請專利範圍第19項所述之半導體元件，其中該通道層之下表面與該第一介電層之上表面齊平。
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