KR20120121175A - 반도체 소자의 형성방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판의 상부에 다수의 이격된 패턴들을 형성하는 단계, 상기 패턴들 사이의 공간 저면에 희생막을 형성하는 단계, 상기 희생막이 형성된 후 습식 세정 공정을 실시하는 단계, 및 상기 희생막을 건식 방식으로 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 종횡비가 높은 패턴들의 변형을 개선할 수 있는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여 반도체 소자의 형성 공정을 정교하게 제어할 수 있는 방안들이 요구되고 있다. 특히, 20nm급의 미세 패턴을 형성하는 과정에서 서로 격리되어 형성되어야 하는 패턴들이 기울어져 서로 인접한 패턴들끼리 연결되는 불량이 발생하고 있어 이를 제어하기 위한 기술이 요구된다.
상술한 바와 같이 패턴들이 기울어지는 현상의 주요 원인은 패턴들이 미세화되면서 패턴의 폭 대비 높이가 증가하여 종횡비가 증가함에 따라 패턴들을 형성하기 위한 증착막들의 패터닝 후 습식 식각 공정으로 오염물을 제거하는 과정에서 표면 장력(surface tension)이 증가함에 있다.
상술한 바와 같이 반도체 소자의 형성 공정 중 패턴들이 쓰러지면, 반도체 소자의 불량률을 증가시키므로 문제가 된다.
본 발명은 종횡비가 높은 패턴들의 변형을 개선할 수 있는 반도체 소자의 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판의 상부에 다수의 이격된 패턴들을 형성하는 단계, 상기 패턴들 사이의 공간 저면에 희생막을 형성하는 단계, 상기 희생막이 형성된 후 습식 세정 공정을 실시하는 단계, 및 상기 희생막을 건식 방식으로 제거하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판의 상부에 하드 마스크 패턴을 형성하는 단계, 상기 하드 마스크 패턴에 의해 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치 저면에 희생막을 형성하는 단계, 상기 희생막이 형성된 후 습식 세정 공정을 실시하는 단계, 상기 희생막을 건식 방식으로 제거하는 단계, 및 상기 트렌치 내부에 소자 분리막을 형성하는 단계를 포함한다.
상기 하드 마스크 패턴을 형성하는 단계 이전, 상기 반도체 기판의 상부에 터널 절연막 및 전하 저장막을 적층하는 단계를 더 포함하며, 상기 전하 저장막을 형성한 후, 상기 하드 마스크 패턴에 의해 노출된 상기 전하 저장막 및 상기 터널 절연막을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 포함한다.
상기 하드 마스크 패턴을 형성하는 단계는 상기 반도체 기판의 상부에 하드 마스크막을 형성하는 단계, 상기 하드 마스크막 상부에 격리 패턴을 형성하는 단계, 상기 격리 패턴의 측벽 상에 스페이서를 형성하는 단계, 상기 격리 패턴을 제거하는 단계, 상기 스페이서에 의해 노출된 상기 하드 마스크막을 제거하는 단계를 포함한다.
상기 희생막을 형성하는 단계는 실리케이트(Silicate), 실록세인(Siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리 실라잔(Polysilazane) 중 적어도 어느 하나를 포함하는 물질로 SOD(Spin On Dielectrics)막을 형성하는 단계, 및 상기 SOD막을 열처리하는 단계를 포함한다.
상기 습식 세정 공정은 H2SO4, H2O2, SC-1(standard clean 1) 세정액, HF, 및 BOE(Buffered oxide etchant) 중 적어도 어느 하나를 포함하는 세정물질로 실시하는 것이 바람직하다.
상기 희생막을 제거하는 단계에서 자연 산화막이 더 제거된다.
본 발명은 반도체 소자의 패턴을 형성하기 위해 적층막들을 패터닝한 후, 패턴들 사이의 공간 저면(예를 들어, 트렌치의 저면)이 희생막으로 채워진 상태에서 습식 세정 공정을 실시하므로 습식 세정 공정시 표면 장력을 줄여 패턴들이 변형되는 현상을 개선할 수 있다.
그리고 본 발명은 습식 세정 공정 후, 건식 세정으로 희생막을 제거함으로써 희생막의 제거시 발생할 수 있는 패턴들의 변형을 방지할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 형성방법을 형성하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 형성방법을 형성하기 위한 단면도들이다. 이하, 낸드 플래시 메모리 소자의 트렌치 형성을 예로 들어 본 발명의 실시 예에 따른 반도체 소자의 형성방법에 대해 구체적으로 설명한다.
도 1a를 참조하면, 반도체 기판(101)의 상부에 터널 절연막(103) 및 전하 저장막(105)을 형성한다.
터널 절연막(103)은 후속 공정시 반도체 기판(101)의 손상을 방지하기 위한 스크린 산화막을 형성한 후, 반도체 기판(101) 내에 n형 불순물 및 p형 불순물을 주입하여 웰(well)을 형성하고, 고전압 소자가 형성될 영역에 터널 절연막(103)보다 두꺼운 두께를 가진 게이트 절연막을 형성한 이 후 형성될 수 있다. 터널 절연막(103)은 산화 공정 또는 산화막 증착 공정을 통해 형성된 SiO2막일 수 있다.
전하 저장막(105)은 낸드 플래시 메모리 소자의 플로팅 게이트용 도전막으로 이용될 폴리 실리콘막을 증착하여 형성할 수 있다.
이 후, 전하 저장막(105) 상부에 적어도 한 층의 막이 적층된 하드 마스크막(HM)을 형성한다. 예를 들어, 후속에서 형성될 하드 마스크 패턴의 피치를 노광 해상도 한계보다 좁게 형성하기 위해 하드 마스크막(HM)은 질화막(107), 산화막(109), SiON막(111), 및 폴리 실리콘막(113)의 적층 구조로 형성될 수 있다. 이러한 하드 마스크막(HM)의 적층 구조는 각 층의 상부 또는 하부에 적층된 막 및 후속에서 형성될 스페이서(117)에 대한 식각 선택비를 고려하여 서로 이웃한 층과 식각 선택비가 다르게 형성한 것이다.
후속에서 형성될 하드 마스크 패턴의 피치를 노광 해상도 한계보다 좁게 형성하기 위해서는 다층의 하드 마스크막(HM) 형성 후, 하드 마스크막(HM) 상부에 격리 패턴(partition pattern)(115)을 더 형성한다. 격리 패턴(115)은 하드 마스크막(HM)의 최상층에 형성된 폴리 실리콘막(113) 및 후속에서 형성될 스페이서(117)에 대한 식각 선택비를 고려하여 이들과 식각 선택비가 다른 SOC(spin on carbon)막을 포토리소그래피 공정을 이용하여 패터닝함으로써 형성할 수 있다.
이 후, 격리 패턴(115)의 측벽에 스페이서(115)를 형성한다. 스페이서(115)는 격리 패턴(115)이 형성된 전체 구조의 표면을 따라 스페이서막을 증착한 후, 스페이서막을 에치-백 공정으로 식각하여 격리 패턴(115)의 상부면을 노출시킴으로써 형성할 수 있다. 상술한 스페이서막은 산화막일 수 있으며, 스페이서(115)의 폭은 노광 해상도가 아닌 스페이서막의 증착 두께에 의해 결정되므로 노광 해상도 한계보다 좁은 폭으로 형성될 수 있다.
도 1b를 참조하면, 격리 패턴(115)을 제거하여 격리 패턴(115) 하부의 하드 마스크막(HM)을 노출시킨다. 이로써, 하드 마스크막(HM)은 산화막의 증착 두께에 의해 그 폭이 정의된 스페이서들(115) 사이에서 노출된다.
도 1c를 참조하면, 스페이서들(115)에 의해 노출된 하드 마스크막(HM)을 제거한다. 하드 마스크막(HM)의 제거를 위한 식각 공정은 하드 마스크막(HM)을 구성하는 막들(107, 109, 111, 113)에 따라 각각 다른 식각 물질를 이용하여 실시될 수 있으며, 이러한 식각 공정 중 폴리 실리콘막(113)이 일부 두께 식각될 수 있다. 상술한 식각 공정에 의해, 전하 저장막(105)의 상부에 하드 마스크 패턴이 형성된다. 하드 마스크 패턴은 질화막 패턴(107a), 산화막 패턴(109a), SiON막 패턴(111a), 및 폴리 실리콘막 패턴(113a)의 적층 구조로 형성될 수 있다. 이러한 하드 마스크 패턴 형성 후, 잔여하는 스페이서(117)는 별도의 식각 공정으로 제거할 수 있다.
도 1d를 참조하면, 하드 마스크 패턴에 의해 노출된 전하 저장막(105) 및 터널 절연막(103)을 식각 공정으로 제거하여 반도체 기판(101)을 노출시킨다. 이러한 식각 공정 중 하드 마스크 패턴의 폴리 실리콘막 패턴(113a), SiON막 패턴(111a)이 제거되고, 산화막 패턴(109a)이 일부 두께 식각될 수 있다.
도 1e를 참조하면, 전하 저장막(105) 및 터널 절연막(103)의 제거로 노출된 반도체 기판(101)을 식각하여 반도체 기판(121)에 트렌치(121)를 형성한다. 트렌치(121)를 형성하기 위한 식각 공정 중 산화막 패턴(109a)이 일부 두께로 식각될 수 있다. 상술한 트렌치(121)의 형성으로 반도체 기판(101)의 활성 영역(A)이 정의된다.
도 1f를 참조하면, 트렌치(121)의 저면에 희생막(123)을 형성한다. 희생막(123)은 활성 영역(A), 활성 영역(A) 상부에 적층된 터널 절연막(103), 및 전하 저장막(105)에 의해 정의되는 종횡비가 높더라도 트렌치(121) 저면을 채워 실질적으로 개구된 활성 영역(A)의 높이를 줄일 수 있다.
희생막(123)은 실리케이트(Silicate), 실록세인(Siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리 실라잔(Polysilazane) 중 적어도 어느 하나를 포함하는 물질로 SOD(Spin On Dielectrics)막을 형성한 후 SOD막을 열처리하여 형성하는 것이 바람직하다.
희생막(123) 형성 후, 전하 저장막(105), 터널 절연막(103) 및, 반도체 기판(101)을 식각하는 과정에서 발생하거나, 하드 마스크 패턴을 형성하는 과정에서 발생한 유기 오염물 및 증기 상태의 오염물을 제거하기 위해 습식 세정 공정을 실시한다. 이와 같이 희생막(123) 형성한 후 실시되는 습식 세정 공정 시 표면 장력(surface tension)은 희생막(123)을 형성하지 않고 실시되는 습식 세정 공정 시 표면 장력보다 감소된다. 따라서, 습식 세정 공정시 표면 장력으로 인한 패턴(A, 103, 105, 107a, 109a)의 쓰러짐을 개선할 수 있다.
유기 오염물 및 증기 상태의 오염물을 제거하기 위한 세정액은 H2SO4, H2O2, SC-1(standard clean 1) 세정액, HF, 및 BOE(Buffered oxide etchant) 중 적어도 어느 하나를 포함하는 것이 바람직하다. SC-1 세정액은 암모니아(NH4OH) 수용액, 과산화수소(H2O2), 및 DI(Dionized water, H2O)의 혼합액이다.
도 1g를 참조하면, 희생막(123)을 제거한다. 희생막(123)을 제거하는 과정에서 패턴들이 습식 식각액에 의한 표면 장력에 의해 기울어지거나 쓰러지는 현상을 방지하기 위해 희생막(123)은 건식 방식으로 제거하는 것이 바람직하다. 희생막(123)을 건식 방식으로 제거하면, 이 전 공정 진행 중 발생한 자연 산화막이 제거되어 반도체 소자의 특성을 더욱 개선할 수 있는 효과가 있다.
도 1h를 참조하면, 잔여하는 하드 마스크 패턴을 제거한 후, 후속 공정을 실시한다. 예를 들어, 트렌치(121) 내부에 전하 저장막(105)보다 낮으며 터널 절연막(103) 보다 높은 높이를 가지며 트렌치(121)를 채우는 소자 분리막(125)을 형성한다. 이 후, 소자 분리막(125)의 표면 및 전하 저장막(105)의 표면을 따라 유전체막(131)을 형성한 후, 유전체막(131) 상부에 컨트롤 게이트용 도전막(133)을 형성한다. 이 후, 활성 영역(A)에 교차하는 방향으로 컨트롤 게이트용 도전막(133), 유전체막(131), 및 전하 저장막(105)을 패터닝하여 낸드 플래시 메모리 소자의 적층형 게이트를 형성한다. 낸드 플래시 메모리 소자의 적층형 게이트는 활성 영역(A) 상부에 이격되어 형성된 다수의 플로팅 게이트(FG), 유전체막(105)을 사이에 두고 플로팅 게이트(FG)의 상부에 형성되며, 활성 영역(A)에 교차되는 방향으로 연장된 컨트롤 게이트(CG)를 포함한다.
상기에서는 하드 마스크막 형성 전, 터널 절연막(103) 및 전하 저장막(105)을 형성하는 경우를 예로 들어 설명하였으나, 본 발명은 터널 절연막(103)을 형성하기 전 하드 마스크막을 형성하여 트렌치를 형성하는 공정에도 적용될 수 있다.
한편, 본 발명은 트렌치 형성 공정에 한정되는 것이 아니라, 종횡비가 높은 패턴을 형성하기 위한 공지의 어떠한 기술에도 적용될 수 있다. 즉, 반도체 기판 상부에 공지의 기술을 적용하여 종횡비가 높은 다수의 패턴들을 서로 이격되게 형성한 후, 패턴들 사이의 공간 저면에 희생막을 형성하고, 희생막이 형성된 상태에서 습식 세정 공정을 실시한 후, 건식 방식으로 희생막을 제거할 수 있다.
101: 반도체 기판 103: 터널 절연막
105: 전하 저장막 107, 109, 111, 113: 하드 마스크막들
115: 격리 패턴(partition pattern) 115: 스페이서
121: 트렌치 123: 희생막
125: 소자 분리막
105: 전하 저장막 107, 109, 111, 113: 하드 마스크막들
115: 격리 패턴(partition pattern) 115: 스페이서
121: 트렌치 123: 희생막
125: 소자 분리막
Claims (8)
- 반도체 기판의 상부에 다수의 이격된 패턴들을 형성하는 단계;
상기 패턴들 사이의 공간 저면에 희생막을 형성하는 단계;
상기 희생막이 형성된 후 습식 세정 공정을 실시하는 단계; 및
상기 희생막을 건식 방식으로 제거하는 단계를 포함하는 반도체 소자의 형성방법. - 반도체 기판의 상부에 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴에 의해 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계;
상기 트렌치 저면에 희생막을 형성하는 단계;
상기 희생막이 형성된 후 습식 세정 공정을 실시하는 단계;
상기 희생막을 건식 방식으로 제거하는 단계; 및
상기 트렌치 내부에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 형성방법. - 제 2 항에 있어서,
상기 하드 마스크 패턴을 형성하는 단계 이전,
상기 반도체 기판의 상부에 터널 절연막 및 전하 저장막을 적층하는 단계를 더 포함하는 반도체 소자의 형성방법. - 제 3 항에 있어서,
상기 전하 저장막을 형성한 후,
상기 하드 마스크 패턴에 의해 노출된 상기 전하 저장막 및 상기 터널 절연막을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 반도체 소자의 형성방법. - 제 2 항에 있어서,
상기 하드 마스크 패턴을 형성하는 단계는
상기 반도체 기판의 상부에 하드 마스크막을 형성하는 단계;
상기 하드 마스크막 상부에 격리 패턴을 형성하는 단계;
상기 격리 패턴의 측벽 상에 스페이서를 형성하는 단계;
상기 격리 패턴을 제거하는 단계;
상기 스페이서에 의해 노출된 상기 하드 마스크막을 제거하는 단계를 포함하는 반도체 소자의 형성방법. - 제 1 항 또는 제 2 항에 있어서,
상기 희생막을 형성하는 단계는
실리케이트(Silicate), 실록세인(Siloxane), MSQ(Methyl Silsequioxane), HSQ(Hydrogen Silsequioxane), 퍼하이드로폴리실라잔(Perhydropolysilazane) 및 폴리 실라잔(Polysilazane) 중 적어도 어느 하나를 포함하는 물질로 SOD(Spin On Dielectrics)막을 형성하는 단계; 및
상기 SOD막을 열처리하는 단계를 포함하는 반도체 소자의 형성방법. - 제 1 항 또는 제 2 항에 있어서,
상기 습식 세정 공정은 H2SO4, H2O2, SC-1(standard clean 1) 세정액, HF, 및 BOE(Buffered oxide etchant) 중 적어도 어느 하나를 포함하는 세정물질로 실시하는 반도체 소자의 형성방법. - 제 1 항 또는 제 2 항에 있어서,
상기 희생막을 제거하는 단계에서 자연 산화막이 더 제거되는 반도체 소자의 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110038994A KR20120121175A (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110038994A KR20120121175A (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120121175A true KR20120121175A (ko) | 2012-11-05 |
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ID=47507668
Family Applications (1)
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| KR1020110038994A KR20120121175A (ko) | 2011-04-26 | 2011-04-26 | 반도체 소자의 형성방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20120121175A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10840150B2 (en) | 2017-01-10 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
2011
- 2011-04-26 KR KR1020110038994A patent/KR20120121175A/ko active Search and Examination
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10840150B2 (en) | 2017-01-10 | 2020-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11443988B2 (en) | 2017-01-10 | 2022-09-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
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