KR101122753B1 - 변형된 완전 공핍 실리콘-온-절연막 반도체 소자 및 그제조방법 - Google Patents

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Abstract

위에 절연막(104)이 형성되어 있고, 상기 절연막(104) 상에 반도체층(106)이 형성된 반도체 기판(102)이 제공된다. 상기 반도체층(106)에 변형부가 도입되고, 깊은 트렌치 격리부(108)이 형성된다. 상기 반도체층(106) 상에는 게이트 유전체(202)와 게이트(204)가 형성된다. 상기 게이트(204) 상에는 스페이서가 형성되고, 상기 스페이서(304) 바깥의 상기 반도체층(106)과 상기 절연막(104)는 제거된다. 상기 스페이서(304)의 바깥에는 침강된 소스/드레인(402)가 형성된다.
SOI, 침강된 소스/드레인, DTI

Description

변형된 완전 공핍 실리콘-온-절연막 반도체 소자 및 그 제조방법{STRAINED FULLY DEPLETED SILICON ON INSULATOR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 일반적으로 실리콘-온-절연막 반도체 소자에 관한 것으로, 더욱 자세하게는 완전 공핍 실리콘-온-절연막 트랜지스터에 관한 것이다.
현 시대는 전자 제품이 생활의 거의 모든 면에서 사용되고 있는데 이러한 전자 제품의 핵심은 집적회로이다. 집적회로는 비행기와 텔레비전에서 손목시계까지 모든 것에 사용된다.
집적회로는 매우 복잡한 시스템에 의해 실리콘 웨이퍼 내에 그리고 실리콘 웨이퍼 상에 형성되며, 상기 시스템은 완성된 반도체 웨이퍼를 제조하기 위하여 수백 개 또는 심지어 수천 개의 정확하게 콘트롤된 프로세스의 조합을 필요로 한다. 완성된 각각의 반도체 웨이퍼는 수백 개에서 수만 개의 집적회로를 포함하며 각각의 웨이퍼는 수백 또는 수천 달러의 가치가 있다.
집적회로는 수백에서 수백만 개의 각각의 부품으로 만들어진다. 하나의 공통 부품은 반도체 트랜지스터이다. 현재의 사용되는 가장 공통적이고 중요한 반도체 기술은 실리콘을 기초로 하고 있으며, 실리콘을 기초로 한 반도체 소자 중 가장 선호되는 것는 상보형 금속 산화물 반도체(CMOS, complementary metal oxide semiconductor) 트랜지스터이다.
CMOS 트랜지스터의 기초적인 요소는 일반적으로 트랜지스터 영역들에 경계를 이루는 얕은 트렌치 산화물 격리 영역들이 형성된 실리콘 기판으로 구성된다. 상기 트랜지스터 영역들은 상기 실리콘 기판의 위의, 실리콘 산화물 게이트들 또는 게이트 산화물들 상에 형성된 폴리실리콘 게이트들을 포함한다. 상기 폴리실리콘 산화물 양측 상의 실리콘 기판은 전도성이 되도록 약하게 도핑된다. 상기 실리콘 기판의 이렇게 약하게 도핑된 영역은 “얕은 소스/드레인(shallow source/drain)”으로 일컬어지며, 상기 폴리실리콘 게이트 아래의 채널 영역에 의해 분리된다. “측벽 스페이서”라고 일컬어지는, 상기 폴리실리콘 게이트 양측 상의 굽어진(curved) 실리콘 산화물 또는 실리콘 질화물 스페이서는 상기 얕은 소스/드레인(“S/D”)에 더 고농도로 도핑된 영역인 “깊은(deep) S/D”을 형성하도록 추가도핑을 되도록 한다.
상기 트랜지스터를 완성하기 위해서, 실리콘 산화물 유전층은 상기 폴리실리콘 게이트, 상기 굽어진 스페이서, 그리고 상기 실리콘 기판을 덮도록 형성된다. 트랜지스터의 전기적인 접속을 제공하기 위해서는 상기 실리콘 산화물 유전층의 상기 폴리실리콘 게이트 및 상기 S/D까지 개구부가 식각되어야 한다. 상기 개구부는 전기적인 접속을 위해 금속으로 충진된다. 상기 집적회로를 완성하기 위해서, 상기 유전 물질의 바깥쪽에 유전물질의 추가적인 수평층을 더하면서 상기 접속부가 배선의 추가적인 수평층에 연결된다.
CMOS 트랜지스터에 있어 개선된 것 중 하나는 절연 기판을 사용하는 것으로 “실리콘-온-절연막”(SOI, silicon on insulator)으로 불린다. CMOS와 고속 전계 효과 트랜지스터(FET, field effect transistor)들에 절연기판을 사용하는 이점은 래치업을 배제하고, 방사 경도(radiation hardness)를 높이며, 기생 접합 커패시턴스, 접합 누설 전류, 그리고 단채널 효과(short channel effect)를 저감시키는 것을 포함한다. 이러한 많은 이점들은 상기 FET의 속도 성능이 향상되도록 바꾼다.
상기 SOI FET들은 실리콘과 같은 반도체 기판 상에, 실리콘 산화물과 같은 절연막으로 제조된다. FET의 소스 접합, 채널, 드레인 접합, 게이트, 오믹 접합들, 및 배선의 채널들을 포함하는 전체 FET는 절연막의 실리콘 섬들 상에 형성되며 어떤 고정된 전위(potential)로부터 절연된다.
이것은 바디(body) 또는 채널 영역들의 전위가 플로트(float)되기 때문에 “플로팅 바디(floating body)” 문제라고 불리는 것을 야기하며, FET들의 적절한 작동에 방해가 되는 전위가 얻어질 수 있다. 상기 플로팅 바디 문제는 상기 반도체 기판이 상기 채널과 관련하여 플로팅될 때 높은 누설전류와 기생 쌍극성 작동(parasitic bipolar action)의 원인이 된다. 이 문제는 문턱전압 조절과 회로작동에 있어 불리한 영향을 미친다.
상기 플로팅 바디 문제를 제거하기 위해서 완전 공핍 실리콘 섬이 필요하다. 이것은 상기 실리콘 섬을 아주 얇게 만들어서 상기 FET가 오프(off) 상태에 있고 두 접합이 접지되었을 때 상기 바디 영역의 전체 두께가 다수의 캐리어들이 완전히 공핍되게 하는 것을 의미한다. 상기 실리콘 섬을 완전히 공핍되게 하기 위해서는, 그리고 완전 공핍 실리콘-온-절연막(FDSOI)을 만들기 위해서는 상기 실리콘 섬이 매우 얇아야 한다는 것이 알려졌다.
그러나, 낮은 기생의 직렬 저항(parasitic series resistance)을 가지는 소스와 드레인을 형성하는 FDSOI CMOS의 제조에 있어서 박막 실리콘 섬을 형성하는 경우에는 많은 문제를 야기한다. 하나의 해결책은 상기 소스와 드레인을 상기 박막 실리콘 섬 상으로 융기시키는 것이다. 융기된(elevated) 소스와 드레인은 선택 에피택셜 성장(SEG, selective epitaxial growth)으로 형성한다. 안타깝게도, 박막의 실리콘 섬 상에 양질의 단결정 소스와 드레인을 균일하게 성장시키는 것이 매우 어렵다. 게다가, 산화, 선세정(pre-clean) 및 H2 베이킹과 같은 SEG 이전에 실시된 공정들은 SEG를 위해 필요한 상기 박막 실리콘의 전부 또는 일부를 제거할 수 있다.
FDSOI CMOS의 제조를 위한 다른 쟁점은 성능을 향상시키기 위한 메커니즘이다. 성능을 향상시키기 위한 하나의 방법은 인장 변형부(tensile strain) 또는 압축 변형부(compressive strain)를 상기 채널에 도입하는 것이다. 전류의 방향에 따른 인장 변형부는 전자와 정공의 이동도를 증가시킨다. 한편, 압축 변형부는 정공의 이동도는 증가시키나 전자의 이동도는 감소시킨다. 변형부(strain)는 트랜치 격리부를 충진하는 것(trench isolation fill)에 의해 상기 채널에 도입될 수 있다. 그렇지만, FDSOI CMOS를 위해 트렌치의 식각과 충진이 없는 메사 격리 방법(mesa isolation)이 종래기술에서 사용되었다.
따라서, 채널에 변형부가 도입되는 동안 고품질의 단결정 소스 드레인을 균 일하게 성장시키는 방법이 필요하다.
이러한 문제의 해결책은 오랫동안 검토되었으나 종래에 해 왔던 것은 어떤 해결책을 가르쳐주거나 제시하지 못했으며, 따라서, 이러한 당업자에게 문제에 대한 해결책이 이해되지 않았다.
본 발명은 위에 절연막이 형성되어 있고, 상기 절연막 상에 반도체층이 형성된 반도체 기판을 제공한다. 깊은 트랜치 격리부(deep trench isolation)가 형성되며, 상기 깊은 트렌치 격리부는 변형부(strain)를 상기 반도체층에 도입한다. 상기 반도체층 상에는 게이트 유전체와 게이트가 형성된다. 스페이서는 상기 게이트 근처에 형성되고 상기 반도체층과 절연막은 상기 스페이서 바깥이 제거된다. 침강된 소스와 드레인은 상기 스페이서 바깥에 형성된다.
본 발명의 일 실시예는 상기한 바에 따라, 또는 이에 덧붙여 다른 잇점을 가진다. 상기 잇점들은 첨부한 도면에 관련하여 후술할 상세한 설명에 의해 당업자에게 명확해질 것이다.
도 1은 완전 공핍 실리콘-온-절연막 반도체 웨이퍼의 단면도.
도 2는 그 위에 게이트가 형성된 도 1의 구조를 나타낸 도면.
도 3은 그 위에 라이너와 스페이서가 형성된 도 2의 구조를 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 침강된 소스/드레인을 가지는 도 3의 구조를 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 실리사이드화 이후의 도 4의 구조를 나타낸 도면.
도 6은 본 발명의 다른 실시예에 따른 접촉 식각 정지층(contact etch stop layer)을 가진 도 5의 구조를 나타낸 도면.
도 7은 본 발명에 따른 변형된 완전 공핍 실리콘-온-절연막 반도체 소자를 제조하는 방법을 나타낸 플로우 차트.
이후 설명에 있어서, 특정 숫자에 관한 세부 사항들은 본 발명을 이해하기 위해 주어진 것이다. 그러나 이러한 특정 세부 사항들이 없어도 본 발명이 실시될 수 있음은 명백할 것이다. 본 발명이 불명확해지는 것을 피하기 위해, 몇몇 잘 알려진 소자의 구조들과 공정 단계들은 상세하게 개시되지 않는다.
마찬가지로, 본 소자의 실시예를 나타내는 도면들은 반-도식화었으며 정확히 측정된 것이 아니다. 특히, 몇몇 디멘젼(dimension)은 설명의 명확성을 위한 것이며, 도면 상에서 많이 과장되어 표현될 수 있다.
여기서 쓰인 “수평”은 기판이나 웨이퍼와 평행한 평면으로 정의된다. “수직”이라는 용어는 상기 정의된 수평에 수직한 방향을 나타낸다. “상에”, “위쪽에”, “아래에”, “바닥”,“최상부”,“옆”(“측벽”에서와 같이), “더 높은”, “더 낮은”, “위에” 그리고 “아래에”와 같은 용어들은 상기 수평면에 대하여 정의된다.
여기서 사용한 바와 같은 용어 “공정(processing)”은 설명된 구조를 형성 하기 위하여 요구되는 물질이나 포토레지스트의 형성, 패터닝, 노출, 현상, 식각, 세정 그리고/또는 상기 물질이나 포토레지스트의 제거 과정을 포함한다.
여기서 도 1에 대해 참조하면, 도 1에는 완전 공핍 실리콘-온-절연막(FDSOI) 웨이퍼(100)의 단면도가 그려져 있으며, 상기 FDSOI 웨이퍼(100)는 p-도핑된 실리콘(Si)과 같은 물질의 반도체 기판(102)으로 이루어진다. 상기 반도체 기판(102)의 최상부 상에는 매립형 산화물층(BOX, buried oxide layer)과 Si 박막층의 채널층(106)이 있으며, 여기서 상기 BOX는 실리콘 이산화물(SiO2)과 같은 물질의 절연층이다.
25nm 또는 25nm 미만의 게이트 길이를 가지는 45nm 이하 노드(node)의 단채널 효과를 조절하기 위해서는 상기 채널층(106)은 100Å의 두께보다 얇아야 한다는 것이 발견되었다.
깊은 트렌치 격리부(DTI, deep trench isolation, 108)는 침강된 소스/드레인(402, 도 4)의 바깥쪽에 이격되어 위치하는데, 상기 FDSOI 웨이퍼(100)에 추가형성된다. 상기 DTI(108)는 깊은 트렌치 식각으로 형성되는데, 상기 깊은 트렌치 식각은 상기 채널층(106)과 상기 BOX(104)를 관통하여 상기 기판(102) 안쪽까지 식각한다. 상기 DTI의 깊이는 소자가 격리되도록 유지하기 위해서 침강된 소스/드레인(402)(도 4)보다 깊어야 한다. 상기 DTI(108)을 완성하기 위해서, 상기 깊은 트렌치는 결과적으로 SiO2와 같은 유전물질로 충진된다.
여기서 도 2를 참조하면, 도 2는 실리콘 산화질화물(SiON) 또는 실리콘 질화 물(Si3N4)과 같은 물질로 게이트 절연체(202)와, 폴리실리콘 또는 비정질실리콘과 같은 물질로 게이트(202)를 형성하기 위해서 종래 방법으로 형성, 패터닝, 포토리소그래피 및 식각한 후의 도 1의 구조를 나타낸 것이다. 도 2에 도시된 바와 같이, 상기 폴리실리콘 또는 비정질실리콘은 도핑되거나 도핑되지 않을 수 있다.
도 3에 대해 참조하면, 도 3은 공정이 더 진행된 이후의 도 2의 구조를 나타낸 것이다. 도 3에 도시된 바와 같이, 상기 DTI(108)의 침강부(recess) 식각에는 상기 DTI(108) 내에 스페이서를 형성하기 위한 웨이퍼(100)가 준비된다. SiO2와 같은 물질로 이루어진 라이너(liner, 302)는 상기 게이트(204), 상기 채널층(106) 및 상기 DTI(108) 상에 형성된다. Si3N4와 같은 물질로 이루어진 상기 스페이서(304)는 상기 라이너(302)의 게이트 부분 주위와 상기 DTI(108)에 형성된다.
FDSOI CMOS의 제조에 관한 핵심 이슈 중 하나는 낮은 기생 직렬 저항을 가지는 소스와 드레인을 형성하는 것이다. 상기 이슈에 대한 하나의 해결책은 상기 소스와 드레인을 융기시키는 것이었다. 융기된 소스와 드레인은 선택 에피택셜 성장(SEG, selective epitaxial growth)에 의해 형성될 수 있다. 안타깝게도, 매우 얇은 박막 실리콘 섬 상에 양질의 단결정 소스 및 드레인을 균일하게 성장시키는 것이 어렵다. 게다가, 산화, 선세정(pre-clean) 및 H2 베이킹과 같은 SEG 이전에 실시된 공정들은 SEG를 위해 필요한 상기 박막 실리콘의 전부 또는 일부를 제거할 수 있다.
여기서 도 4를 참조하면, 도 4에는 본 발명의 실시예에 따라 공정을 실시한 후의 도 3의 구조가 도시되어 있다. 침강된 소스/드레인(402)이 상기 FDSOI 웨이퍼(100)에 부가되어 있다. 상기 채널층(106)은 채널(404)를 형성하기 위해서 식각되었다.
상기 침강된 소스/드레인(402)를 형성하기 위해서는 상기 채널층(106)과 상기 BOX(104)를 관통하도록 상기 게이트(204)와 상기 DTI(108)의 사이에 식각과 같은 적절한 공정이 사용된다. 박막 BOX(104)의 최적의 두께는 100Å 내지 600Å의 값이 적절하다. 그리고 선택 에피택셜 성장(SEG)은 상기 기판(102) 및 상기 채널(404)의 측벽 상에서 일어난다. 이것은 채널층(106)의 실리콘이 이전 공정에 의해 부분적으로 또는 완전히 소모되었을 때에도 상기 침강된 소스/드레인(402)의 SEG를 위한 연속적이며 고품질인 Si 표면을 보장한다.
상기 구조는 결과적으로 박막 실리콘 상의 SEG의 문제를 극복하면서, 낮은 기생 직렬 저항과 같은, 융기된 소스와 드레인의 잇점을 보여준다. 이 단계에서, 성능은 상기 침강된 소스/드레인(402)의 SEG를 수정하는 것을 통해 개선할 수 있다.
여기서 도 5를 참조하면, 도 5에는 본 발명의 실시예에 따라 추가 공정을 실시한 이후의 도 4의 구조가 도시되어 있다. 상기 게이트(204)와 상기 소스/드레인(402) 상에서는 NiSi층(504)을 형성하기 위하여 실리사이드화가 일어난다.
상기 침강된 소스/드레인(402)과 DTI(108)를 형성하는 순서는 선택적(optional)이며 상기 설명되었던 차례는 편의상 행해진 것임은 이해될 수 있을 것이다. 상기 침강된 소스/드레인(402)의 선택 에피택셜 성장이 일어나는 동안 상 기 침강된 소스/드레인(402)이 그 자리에 형성될 수 있으며 또는 이온 주입과 빠른 열적 어닐링(rapid thermal anneal)에 의하여 형성될 수 있다. 트렌치를 충진하는 유전체(trench fill dielectric)들이 설계된(engineered) 변형부(strain)를 통해서, 상기 DTI(108)가 상기 채널(404)에 변형부를 도입하며, 상기 DTI(108)는 트랜지스터 사이를 격리하기 위한 것으로 적합하다.
FDSOI CMOS 소자의 채널에 인장 변형부나 압축 변형부를 도입하는 것은 성능을 향상시킨다. 전류의 방향에 따른 인장 변형부는 NMOS에 있어서 전자와 정공의 이동도를 둘다 증가시킨다. 반면에 압력 변형부는 정공의 이동도를 증가시킴으로써 PMOS의 성능을 향상시킨다. 따라서, 상기 채널(404)에 적절하게 적용된 것과 같이, 적용된 변형부는 채널의 이동도를 현저하게 증가시키고, 상기 이동도 이득의 현저한 부분에 따라 드라이브 전류를 결과적으로 증가시킨다.
FDSOI PMOS 트랜지스터에 있어서 실리콘 게르마늄(SiGe) 선택 에피택셜 성장에 의해 더 변형부가 개선될 수 있음이 밝혀졌다. 따라서, FDSOI PMOS 트랜지스터의 채널(404)에서는 상기 침강된 소스/드레인(42)의 SiGe이 쉽게 변형이 유도된다. 상기 변형부는 또한 더욱 효과적인데, 상기 침강된 소스/드레인(402)이 융기된 소스/드레인에 도입될 수 있다는 것보다는, 상기 침강된 소스/드레인(402)이 상기 채널(404)에 바로 인접하고, 더 큰 변형부가 도입되게 허용한다는 것 때문이다.
더욱이, FDSOI PMOS 트랜지스터에 있어서 실리콘 카바이드(SiC) 선택 에피택셜 성장에 의해 변형부가 더 개선될 수 있음이 밝혀졌다. 따라서, 상기 침강된 소스/드레인(42)의 SiC은 FDSOI PMOS 트랜지스터의 채널(404)에서 쉽게 변형부가 유 도된다. 상기 변형부는, 상기 침강된 소스/드레인(402)이 상기 채널(404)에 바로 인접하고, 융기된 소스/드레인에 도입될 수 있다는 이유보다는 도입될 변형부를 더 크게 할 수 있다는 이유 때문에 더욱 더 효과적이다.
상기한 변형은 DTI(108)로부터의 변형부 조절에 부가하여 실행될 수 있으며, 또는 상기 침강된 소스/드레인(402) 이전에 상기 DTI(108)가 형성된 곳에서 첫째로(primary) 조절함으로써 실시할 수 있다.
여기서 도 6을 참조하면, 도 6은 본 발명의 다른 실시예에 따른 공정이 추가된 도 5의 구조를 나타낸 도면이다. 식각 공정에서는 트렌치(602)를 남기고, 상기 스페이서(304, 도5)와 상기 DTI(108, 도 5)의 유전체 충진물을 제거한다. 상기 식각 이후, 상기 접촉 식각 정지층(604)이 상기 트렌치(602)에 그리고 상기 소스/드레인(402), 상기 라이너(302) 및 상기 게이트(204) 위에 형성된다. 트렌치(602)의 상기 접촉 식각 정지층(604)은 상기 채널(404)에 추가 변형부를 도입한다.
여기서 도 7을 참조하면, 도 7은 본 발명에 따른 변형된 완전 공핍 실리콘-온-절연막 반도체 소자를 제조하는 방법(700)의 플로우 차트를 나타낸 것이다. 상기 방법(700)은 반도체 상에 절연막을 가지며 절연막 상에 반도체층을 가진 반도체 기판을 제공하는 단계(블록 702); 상기 반도체층 상에 게이트 유전체와 게이트를 형성하는 단계(블록 704); 상기 스페이서 바깥으로 이격된 깊은 트렌치 격리부를 형성하는 단계 및 반도체층에 변형부를 도입하는 단계(블록 706); 상기 게이트 둘레에 스페이서를 형성하는 단계(블록 708); 상기 스페이서의 바깥의 상기 반도체층과 절연막층을 제거하는 단계(블록 710); 및 상기 스페이서 바깥의 침강된 소스/드 레인을 형성하는 단계(블록 712)를 포함한다.
따라서, 본 발명에 따른 반도체 소자 및 제조방법은 FDSOI CMOS를 위한 중요하지만 여태껏 알려지지 않은, 그리고 사용할 수 없었던 해결책들, 성능들 및 기능적인 이점들을 제공한다는 것이 밝혀졌다. 결과적으로 공정과 구성들은 간단하고, 경제적이며, 복잡하지 않고, 매우 융통성있게 적용 가능하며, 정확하고, 섬세하며, 그리고 효과적이다. 그리고, 준비된 생산, 적용 및 사용을 위해 알려진 구성요소를 도입하는 것에 의해 실시될 수 있다.
본 발명은 특정한 가장 적절한 모드에 대해 설명되었으나, 상술한 내용에 대해 본 발명에 있어 많은 대안, 수정 및 변형들이 가능함은 당업자에게 자명할 것이다. 따라서, 청구항에 포함된 범위내에 놓인 모든 이러한 대안, 적용 및 변용들을 포괄하도록 고려되어야 한다. 여기 설명되거나 첨부 도면에 도시된 전술한 모든 사항들f은 예로서 해석되어야 하고 발명을 제한하지 않는 것으로 해석되어야 할 것이다.
본 발명에 따른 반도체 소자 및 제조방법은 FDSOI CMOS를 위한 중요하지만 여태껏 알려지지 않은, 그리고 사용할 수 없었던 해결책들, 성능들 및 기능적인 이점들을 제공한다.

Claims (10)

  1. 위에 절연막(104)이 형성되어 있고, 상기 절연막(104) 상에 반도체층(106)이 형성된 반도체 기판(102)을 제공하는 단계;
    깊은 트렌치 격리부(108)를 형성하는 단계;
    상기 반도체층(106) 상에 게이트 유전체(202) 및 게이트(204)를 형성하는 단계;
    상기 반도체층(106)에 변형부(strain)를 도입하기 위해 상기 게이트(204)와 상기 깊은 트렌치 격리부(108)의 일부분을 제거한 이후, 상기 게이트(204)의 둘레 및 상기 깊은 트렌치 격리부(108)에 스페이서(304)를 형성하는 단계를 포함하는 반도체 소자 제조방법(700).
  2. 제1항에 있어서,
    상기 스페이서(304) 바깥에 침강된 소스/드레인(402)을 형성하는 단계는 상기 스페이서(304)의 바깥에 선택 에피택셜 성장에 의해 침강된 소스/드레인(402)을 형성하는 것으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법(700).
  3. 제1항에 있어서,
    상기 스페이서(304) 바깥에 침강된 소스/드레인(402)를 형성하는 단계는 상기 스페이서(304)의 바깥에 침강된 탄소 도핑된 실리콘 소스/드레인(402)를 형성하고, 상기 반도체층(106)에 변형부를 도입하는 것으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법(700).
  4. 제1항에 있어서,
    상기 스페이서(304) 바깥에 침강된 소스/드레인(402)을 형성하는 단계는 상기 스페이서(304)의 바깥에 침강된 실리콘 게르마늄 소스/드레인(402)을 형성하고 상기 반도체층(106)에 변형부를 도입하는 것으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법(700).
  5. 제2항에 있어서,
    상기 스페이서(304)를 제거하는 단계;
    트렌치(602)를 남기고, 상기 깊은 트렌치 격리부(108)를 제거하는 단계;
    상기 반도체층(106)에 변형부를 도입하고, 상기 침강된 소스/드레인(402) 위에, 그리고 상기 게이트(204) 위에, 상기 트렌치(602)에 층(604)을 형성하는 단계를 더 포함하는 반도체 소자 제조방법(700).
  6. 위에 절연막(104)이 형성되어 있고, 상기 절연막(104) 상에 반도체층(106)이 형성된 반도체 기판(102);
    상기 반도체층(106) 상의 게이트 유전체(202) 및 게이트(204);
    선택(option)에 따라, 상기 게이트(204) 둘레에 놓이는 스페이서(304);
    상기 스페이서(304) 바깥의 침강된 소스/드레인(402); 및
    깊은 트렌치 격리부(108)로서, 상기 침강된 소스/드레인(402)의 바깥에 이격되며 상기 침강된 소스/드레인에 변형부를 도입하기 위한 상기 스페이서 또는 접촉 식각층을 포함하는 트렌치(602)를 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 스페이서(304) 바깥의 침강된 소스/드레인(402)은 상기 스페이서(304)의 바깥에 선택 에피택셜 성장에 의해 형성된 침강된 소스/드레인(402)으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 스페이서(304) 바깥의 침강된 소스/드레인(402)은 상기 반도체층(106)에 변형부를 도입하며 상기 스페이서(304)의 바깥에 침강된 탄소 도핑된 실리콘 소스/드레인(402)으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 삭제
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