JP2005116607A

JP2005116607A - 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法

Info

Publication number: JP2005116607A
Application number: JP2003345558A
Authority: JP
Inventors: Juri Kato; 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-10-03
Filing date: 2003-10-03
Publication date: 2005-04-28

Abstract

【課題】絶縁層上に形成された単結晶半導体層の界面における界面準位または結晶欠陥を低減させる。
【解決手段】フッ素元素４のイオン注入ＩＰ１を行うことにより、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入する。
【選択図】図１

Description

本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板に適用して好適なものである。

従来の半導体装置では、例えば、特許文献１に開示されているように、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。

また、例えば、特許文献１には、ドレイン拡散層内部の深さ方向に高抵抗層を設け、ドレイン電流がドレイン近傍で深い位置を流れるようにすることにより、ＭＩＳＦＥＴのホットキャリア耐性を向上させる方法が開示されている。
特開平７−２８３３９９号公報

しかしながら、ＳＯＩトランジスタを完全空乏モードで動作させるために、ＳＯＩ基板の単結晶シリコン層の薄膜化が進むと、ドレイン端で発生したホットキャリアやインパクトイオナイゼーションキャリアが、単結晶シリコン層上のゲート絶縁膜のみならず、単結晶シリコン層下の埋め込み絶縁層にも到達する。
このため、ゲート絶縁膜との界面のみならず、ＳＯＩ基板の埋め込み絶縁層との界面においても、単結晶シリコン層の界面準位や結晶欠陥が増大し、リーク電流が増大するという問題があった。

一方、ＳＯＩ基板の単結晶シリコン層の薄膜化が進むと、ドレイン拡散層内部の深さ方向に高抵抗層を設けることが困難になるため、特許文献１に開示された方法では、ＳＯＩ基板の単結晶シリコン層の薄膜化に対応できないという問題があった。
そこで、本発明の目的は、絶縁層上に形成された単結晶半導体層の界面における界面準位または結晶欠陥を低減させることが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、絶縁層上に形成された単結晶半導体層と、前記絶縁層と単結晶半導体層との界面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素とを備えることを特徴とする。
これにより、絶縁層と単結晶半導体層との界面で発生するＳｉ−Ｏ−Ｓｉネットワークの大きな歪みを緩和し、さらに、半導体元素のダングリングボンド（未結合手）を水素元素で終端させることを可能としつつ、絶縁層と単結晶半導体層との界面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となる。このため、絶縁層と単結晶半導体層との界面で発生する半導体元素のダングリングボンドを減少させることが可能となるとともに、単結晶半導体層の界面がホットキャリアまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、フッ素元素または塩素元素の離脱を抑制しつつ、水素元素の離脱を低減させることが可能となる。この結果、絶縁層上に形成された単結晶半導体層を薄膜化した場合においても、単結晶半導体層の界面準位や結晶欠陥の増大を抑制することが可能となり、信頼性の劣化を抑制しつつ、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。

また、本発明の一態様に係る半導体基板によれば、絶縁層上に形成された単結晶半導体層と、前記絶縁層と単結晶半導体層との界面および前記単結晶半導体層の側面または表面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素とを備えることを特徴とする。
これにより、絶縁層と単結晶半導体層との界面および単結晶半導体層の側面または表面で発生する半導体元素のダングリングボンドを水素元素で終端させることを可能としつつ、絶縁層と単結晶半導体層との界面および単結晶半導体層の側面または表面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となる。このため、絶縁層と単結晶半導体層との界面および単結晶半導体層の側面または表面で発生する半導体元素のダングリングボンドを減少させることが可能となるとともに、単結晶半導体層の界面および単結晶半導体層の側面または表面がホットキャリアまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、フッ素元素または塩素元素の離脱を抑制しつつ、水素元素の離脱を低減させることが可能となる。この結果、絶縁層上に形成された単結晶半導体層を薄膜化した場合においても、単結晶半導体層の界面準位や結晶欠陥の増大を抑制することが可能となり、信頼性の劣化を抑制しつつ、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。

また、本発明の一態様に係る半導体基板によれば、前記絶縁層はＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄であり、前記単結晶半導体層はＳｉ、ＳｉＧｅまたはＳｉＣであることを特徴とする。
これにより、界面準位および結晶欠陥の発生を抑制しつつ、絶縁層上に結晶半導体層を安定して作成することが可能となる。

また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された単結晶半導体層と、前記絶縁層と単結晶半導体層との界面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素と、前記単結晶半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。

これにより、単結晶半導体層の界面がホットキャリアまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、単結晶半導体層の界面準位や結晶欠陥の増大を抑制することが可能となる。このため、絶縁層上に形成された単結晶半導体層を薄膜化した場合においても、電界効果型トランジスタの特性の劣化を抑制することが可能となり、信頼性の確保を可能としつつ、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。

また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された単結晶半導体層と、前記絶縁層上の単結晶半導体層が除去または酸化された素子分離領域と、前記絶縁層と単結晶半導体層との界面および前記単結晶半導体層の側面または表面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素と、前記単結晶半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。

これにより、単結晶半導体層の界面および単結晶半導体層の側面または表面がホットキャリアまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、単結晶半導体層の界面準位や結晶欠陥の増大を抑制することが可能となり、絶縁層上に形成された単結晶半導体層を薄膜化した場合においても、電界効果型トランジスタの特性の劣化を抑制することが可能となる。

また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁層上に単結晶半導体層を形成する工程と、前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素を導入する工程とを備えることを特徴とする。
これにより、絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素を導入することで、絶縁層と単結晶半導体層との界面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩ基板のホットキャリア耐性を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に形成された単結晶半導体層を局所的に除去することにより、前記単結晶半導体層を分離する工程と、前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素をイオン注入する工程と、前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする。

これにより、フッ素元素または塩素元素のイオン注入工程を追加することで、絶縁層と単結晶半導体層との界面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、単結晶半導体層の界面準位や結晶欠陥の増大を抑制することが可能となり、電界効果型トランジスタ動作の高速化および低電圧化を図ることを可能としつつ、電界効果型トランジスタの信頼性を向上させることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に形成された単結晶半導体層を局所的に除去することにより、前記単結晶半導体層を分離する工程と、前記単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記単結晶半導体層に不純物のイオン注入を行うことにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記単結晶半導体層に形成する工程と、前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素をイオン注入する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極およびサイドウォールをマスクとして前記単結晶半導体層に不純物のイオン注入を行うことにより、前記サイドウォール側方にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする。

これにより、フッ素元素または塩素元素のイオン注入工程を追加することで、ゲート絶縁膜と単結晶半導体層との界面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることを可能としつつ、絶縁層上の単結晶半導体層の界面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となる。このため、製造工程の煩雑化を抑制しつつ、単結晶半導体層の上面、下面および側面における界面準位や結晶欠陥の増大を抑制することが可能となり、電界効果型トランジスタ動作の高速化および低電圧化を図ることを可能としつつ、電界効果型トランジスタの信頼性を向上させることが可能となる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には単結晶半導体層３が形成されている。なお、半導体基板１および単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄を用いることができる。また、絶縁層２上に半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。

次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層３を局所的に除去することにより、絶縁層２上の単結晶半導体層３を分離する。なお、絶縁層２上の単結晶半導体層３を分離する場合、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の他、ＬＯＣＯＳ法を用いるようにしてもよい。

次に、図１（ｃ）に示すように、フッ素元素４のイオン注入ＩＰ１を行うことにより、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入する。なお、フッ素元素４の注入量は、１×１０¹⁴／ｃｍ^-2〜１×１０¹⁶／ｃｍ^-2程度の範囲内とすることができる。また、フッ素元素４の注入エネルギーは、イオンの飛程距離が単結晶中にくるように選択し、１０ｋｅＶ程度以下とすることができる。例えば、注入エネルギーをイオンの飛程距離が絶縁層２と単結晶半導体層３との界面にくるように選択すれば、該界面に効率的にフッ素を導入することができる。また、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入する代わりに、塩素元素を導入するようにしてもよい。

そして、フッ素元素４が導入された単結晶半導体層３のアニール処理を酸素雰囲気中で行うことにより、単結晶半導体層３の結晶性を回復させる。ここで、フッ素元素４が導入された単結晶半導体層３のアニール処理を行うことにより、フッ素元素４を単結晶半導体層３の界面に集中させることが可能となる。また、酸素雰囲気中で単結晶半導体層３のアニール処理を行うことにより、単結晶半導体層３の導入されたフッ素元素４の離脱を抑制することができる。

ここで、図１（ｆ）に示すように、単結晶半導体層３が、例えば、Ｓｉ元素で構成されるものとすると、単結晶半導体層３の界面には、Ｓｉ元素のダングリングボンドＢが存在し、ダングリングボンドＢはＨ元素で終端される。そして、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入することにより、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の側面および表面で発生するＳｉ元素のダングリングボンドＢの一部をＦ元素で終端させることが可能となる。

次に、図１（ｄ）に示すように、単結晶半導体層３の熱酸化を行うことにより、単結晶半導体層３上にゲート絶縁膜５を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５が形成された単結晶半導体層３上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜５上にゲート電極６を形成する。そして、ゲート電極６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入ＩＰ２を単結晶半導体層３内に行うことにより、ゲート電極６の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）層７ａ、７ｂを単結晶半導体層３に形成する。

なお、ＬＤＤ層７ａ、７ｂを形成するためのイオン注入ＩＰ２工程において、フッ素元素４のイオン注入を行うようにしてもよい。ここで、ＬＤＤ層７ａ、７ｂを形成するためのイオン注入ＩＰ２工程において、フッ素元素４または塩素元素のイオン注入を行うことにより、ゲート絶縁膜５と単結晶半導体層３との界面におけるフッ素元素４または塩素元素の離脱を抑制することが可能となり、ゲート絶縁膜５と単結晶半導体層３との界面における界面準位および結晶欠陥を低減することができる。

次に、図１（ｅ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層７ａ、７ｂが形成された単結晶半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６の側壁にサイドウォール８ａ、８ｂをそれぞれ形成する。そして、ゲート電極６およびサイドウォール８ａ、８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物のイオン注入ＩＰ３を単結晶半導体層３内に行うことにより、サイドウォール８ａ、８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層９ａおよびドレイン層９ｂを単結晶半導体層３に形成する。

ここで、ドレイン層９ｂ端で発生したホットキャリアＲの平均自由工程は１００Å程度である。このため、単結晶半導体層３の膜厚が１０００Å以下に薄膜化されると、ドレイン層９ｂ端で発生したホットキャリアＲがゲート絶縁膜５と単結晶半導体層３との界面のみならず、絶縁層２と単結晶半導体層３との界面にも到達するようになり、ゲート絶縁膜５と単結晶半導体層３との界面のみならず、絶縁層２と単結晶半導体層３との界面も、ホットキャリアＲによるアタックを受けるようになる。

ここで、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入することにより、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の側面および表面で発生する半導体元素のダングリングボンドを水素元素で終端させることを可能としつつ、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の側面および表面で発生する半導体元素のダングリングボンドをフッ素元素または塩素元素で終端させることが可能となる。

このため、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の側面および表面で発生する半導体元素のダングリングボンドを減少させることが可能となるとともに、単結晶半導体層３の界面ならびに単結晶半導体層３の側面および表面がホットキャリアＲまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、フッ素元素または塩素元素の離脱を抑制しつつ、水素元素の離脱を低減させることが可能となる。また、界面のＳｉ−Ｏ−Ｓｉのボンドが切れた場合でも近傍のフッ素または塩素がダングリングボンドを終端させるため、新しいダングリングボンドの発生を抑制することができる。

この結果、絶縁層２上に形成された単結晶半導体層３を薄膜化した場合においても、単結晶半導体層３の界面準位や結晶欠陥の増大を抑制することが可能となり、信頼性の劣化を抑制しつつ、電界効果型トランジスタを完全空乏モードで動作させることを可能として、電界効果型トランジスタ動作の高速化および低電圧化を図ることができる。
なお、上述した第１実施形態では、絶縁層２と単結晶半導体層３との界面ならびに単結晶半導体層３の表面および側面にフッ素元素４を導入する方法について説明したが、絶縁層２と単結晶半導体層３との界面のみにフッ素元素４または塩素元素を導入してもよく、絶縁層２と単結晶半導体層３との界面および単結晶半導体層３の表面にフッ素元素４または塩素元素を導入してもよい。

また、上述した第１実施形態では、絶縁層２と単結晶半導体層３との界面全体にフッ素元素４を導入する方法について説明したが、絶縁層２と単結晶半導体層３との界面の一部にフッ素元素４または塩素元素を導入してもよい。
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図２において、絶縁層１１上には単結晶半導体層１２が形成され、単結晶半導体層１２上にはゲート電極１３が配置されている。そして、単結晶半導体層１２には、ゲート電極１３の両側にそれぞれ配置されたソース層１４ａおよびドレイン層１４ｂが形成されるとともに、ソース層１４ａとドレイン層１４ｂとの間に配置されたボディ領域１５が形成されている。そして、ボディ領域１５の配置位置に対応してフッ素元素導入領域１６が絶縁層１１と単結晶半導体層１２との界面に形成されている。

これにより、絶縁層１１と単結晶半導体層１２との界面がホットキャリアまたはインパクトイオナイゼーションキャリアによるアタックを受けた場合においても、ボディ領域１５における界面準位や結晶欠陥の増大を抑制することが可能となり、ソース層１４ａとドレイン層１４ｂとの間のリーク電流の増大を抑制することができる。
なお、ボディ領域１５の配置位置に対応してフッ素元素導入領域１６を絶縁層１１と単結晶半導体層１２との界面に形成する場合、フォトリソグラフィー技術を用いることで絶縁層１１と単結晶半導体層１２との界面にフッ素元素を選択的にイオン注入することができる。

また、フッ素元素導入領域１６の代わりに、塩素元素導入領域を絶縁層１１と単結晶半導体層１２との界面に形成するようにしてもよい。

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。本発明の第２実施形態に係る半導体装置の概略構成を示す平面図。

符号の説明

１半導体基板、２、１１絶縁層、３、１２単結晶半導体層、４フッ素元素、５ゲート絶縁膜、６、１３ゲート電極、７ａ、７ｂＬＤＤ層、８ａ、８ｂサイドウォールスペーサ、９ａ、１４ａソース層、９ｂ、１４ｂドレイン層、Ｂダングリングボンド、Ｒホットキャリア、１５ボディ領域、１６フッ素元素導入領域

Claims

絶縁層上に形成された単結晶半導体層と、
前記絶縁層と単結晶半導体層との界面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素とを備えることを特徴とする半導体基板。
絶縁層上に形成された単結晶半導体層と、
前記絶縁層と単結晶半導体層との界面および前記単結晶半導体層の側面または表面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素とを備えることを特徴とする半導体基板。
前記絶縁層はＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄であり、前記単結晶半導体層はＳｉ、ＳｉＧｅまたはＳｉＣであることを特徴とする請求項１または２記載の半導体基板。
絶縁層上に形成された単結晶半導体層と、
前記絶縁層と単結晶半導体層との界面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素と、
前記単結晶半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
絶縁層上に形成された単結晶半導体層と、
前記絶縁層上の単結晶半導体層が除去された素子分離領域と、
前記絶縁層と単結晶半導体層との界面および前記単結晶半導体層の側面または表面に導入されたフッ素元素または塩素元素のいずれか少なくとも一方の元素と、
前記単結晶半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
絶縁層上に単結晶半導体層を形成する工程と、
前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素を導入する工程とを備えることを特徴とする半導体基板の製造方法。
絶縁層上に形成された単結晶半導体層を局所的に除去または酸化することにより、前記単結晶半導体層を分離する工程と、
前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素をイオン注入する工程と、
前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
絶縁層上に形成された単結晶半導体層を局所的に除去することにより、前記単結晶半導体層を分離する工程と、
前記単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記単結晶半導体層に不純物のイオン注入を行うことにより、前記ゲート電極の両側に配置されたＬＤＤ層を前記単結晶半導体層に形成する工程と、
前記絶縁層と単結晶半導体層との界面にフッ素元素または塩素元素のいずれか少なくとも一方の元素をイオン注入する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極およびサイドウォールをマスクとして前記単結晶半導体層に不純物のイオン注入を行うことにより、前記サイドウォール側方にそれぞれ配置され、前記単結晶半導体層に形成されたソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。