JP2009059963A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 本発明は、接合リーク電流の少ない半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、第一の半導体基板の一方の主面に絶縁層を形成する工程と、絶縁層側から第一の半導体基板にフッ素をイオン注入する工程と、絶縁層と第二の半導体基板とを貼り合わせる工程と、その後、第一の半導体基板を薄膜化する工程と、薄膜化した第一の半導体基板の他方の主面にｎ型およびｐ型半導体領域を形成する工程と、その後、熱処理を用いてｎ型半導体領域の表面にフッ素を拡散させる工程と、ｎ型半導体領域にｐ型ＭＩＳトランジスタを形成し、ｐ型半導体領域にｎ型ＭＩＳトランジスタを形成する工程と、を備えることを特徴とする。
【選択図】 図２

Description

本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。

高度情報化社会の発展に伴い、シリコン超集積回路の中核を担うＣＭＩＳ（Complementary-Metal-Insulator-Semiconductor）トランジスタの高機能化が進んでいる。ＣＭＩＳトランジスタの高機能化のためには、スケーリング則に従い素子を高集積化、高速化、低消費電力化させる必要がある。

ところが近年、物性的限界に起因する様々な問題が生じている。例えば、次世代ＣＭＩＳのゲート絶縁膜には、従来のＳｉＯＮ膜では絶縁膜としての信頼性を確保できない程の薄膜化が要求されており、ＳｉＯＮより誘電率の高い、いわゆるＨｉｇｈ−ｋ材料の導入が検討されている。しかしながら、ｐチャネルＭＩＳトランジスタにおいて、Ｈｉｇｈ−ｋ材料を用いると、ＳｉＯＮ膜に比してトランジスタの閾値電圧が高くなるという問題が生じている。

これに対し、ｐチャネルＭＩＳトランジスタのチャネル領域へフッ素を偏析することで、閾値電圧を所望の値まで下げることが検討されている（非特許文献１参照）。非特許文献１に示された方法では、基板上部からフッ素をイオン注入することによりチャネル領域とゲート絶縁膜の界面近傍にフッ素を偏析させ、閾値電圧を約４００ｍＶ下げることに成功している。しかしながら、イオン注入の結果、ゲート絶縁膜との界面近傍、およびフッ素イオンの飛程に相当する界面より４０〜６０ｎｍ深いところに欠陥が生成されてしまう。界面近傍の欠陥はゲート電極近傍の拡散層との接合リーク電流を増加させ、深い位置の欠陥は素子分離であるＳＴＩ（Shallow Trench Isolation）近傍の拡散層との接合領域での接合リーク電流を増大させてしまう。
K. Nagatomo et al., "Threshold Voltage Control of HfSiON / Poly-Si pMOSFETs by Fluorine Incorporation to Channel and its Impact on Short Channel Characteristics", 2006 IWDTF, p.p. 55-56.

以上より、ゲート電極近傍での接合リーク電流を低減させるには、絶縁膜‐基板界面を通過せずに基板にフッ素を導入すること、また、素子分離近傍での接合リーク電流を低減させるには、ドレイン接合領域より更に深い位置にフッ素イオンの飛程を持ってくることが必要と思われる。しかしながら、従来そのような検討はされていなかった。

本発明は、上記事情を考慮してなされたもので、接合リーク電流の少ない半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、第一の半導体基板の一方の主面に絶縁層を形成する工程と、絶縁層側から第一の半導体基板にフッ素をイオン注入する工程と、絶縁層と第二の半導体基板とを貼り合わせる工程と、その後、第一の半導体基板を薄膜化する工程と、薄膜化した第一の半導体基板の他方の主面にｎ型およびｐ型半導体領域を形成する工程と、その後、熱処理を用いてｎ型半導体領域の表面にフッ素を拡散させる工程と、ｎ型半導体領域にｐ型ＭＩＳトランジスタを形成し、ｐ型半導体領域にｎ型ＭＩＳトランジスタを形成する工程と、を備えることを特徴とする。

また、本発明の半導体装置の製造方法は、陽極化成法を用いて、第三の半導体基板の上面に多孔質層を形成する工程と、エピタキシャル法を用いて、多孔質層上に半導体層を形成する工程と、半導体層の上面を酸化して、酸化膜を形成する工程と、酸化膜側から半導体層にフッ素をイオン注入する工程と、酸化膜と第四の半導体基板とを貼り合わせる工程と、第三の半導体基板、多孔質層、半導体層、酸化膜、第四の半導体基板で構成される積層体から、第三の半導体基板および多孔質層を除去する工程と、半導体層下面にｎ型半導体領域およびｐ型半導体領域を形成する工程と、その後、熱処理を用いてｎ型半導体領域の表面にフッ素を拡散させる工程と、ｎ型半導体領域にｐ型ＭＩＳトランジスタを形成し、ｐ型半導体領域にｎ型ＭＩＳトランジスタを形成する工程と、を備えることを特徴とする。

また、本発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、
絶縁層上に形成されたｎ型半導体領域と、ｎ型半導体領域表面に形成された第一のソース・ドレイン領域と、第一のソース・ドレイン領域を挟むｎ型半導体領域上に形成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に形成された第一のゲート電極と、絶縁層上のｎ型半導体領域とは異なるところに形成されたｐ型半導体領域と、ｐ型半導体領域表面に形成された第二のソース・ドレイン領域と、ｐ型半導体領域内に、第二のソース・ドレイン領域より深く形成されたフッ素を含む領域と、ｐ型半導体領域内に、第二のソース・ドレイン領域より深く形成された電気的に中性的な構造欠陥が形成された領域と、第二のソース・ドレイン領域を挟むｐ型半導体領域上に形成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に形成された第二のゲート電極と、を備え、第一のゲート絶縁膜またはその下のｎ型半導体領域はフッ素を含むことを特徴とする。

本発明は、接合リーク電流の少ない半導体装置およびその製造方法を提供することを目的とする。

以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。

（半導体装置の製造方法）
本実施形態は、ＣＭＩＳのｐチャネルＭＩＳトランジスタのチャネル領域へのフッ素導入プロセスにおいて、イオン注入に起因する接合リーク電流の増大を抑制することを目的としている。そして、本実施形態では、これを実現するために、絶縁膜‐基板界面を通過せずにフッ素イオン注入を行うこと、基板の深い位置にフッ素イオンの飛程を持ってくることを達成しつつ、かつプロセス整合性のよい製造方法を提供するものである。

従来検討されているバルクＭＩＳＦＥＴのチャネルへのフッ素導入としては、非特許文献１に代表されるように、基板上部からイオンを注入する方法が一般的である。しかしながら、基板上部からのイオン注入では、前述のように絶縁膜‐基板界面へのダメージが避けられない。そこで、基板裏面からイオンを注入する方法が考えられる。しかしながら、現行の直径３００ｍｍのウェハでは約８００μｍもの厚みがあり、チャネルまでフッ素を拡散させるのに非常に長時間のアニールを必要とする。したがって、実際のプロセスを考慮に入れた場合には極めて非現実的と言える。

本実施形態ではＳＯＩ（Silicon on Insulator）ＭＩＳＦＥＴ構造の製造方法であるＥＬＴＲＡＮ（Epitaxial Layer Transfer）工程を利用することで現実的なプロセスを提供している。

そこで、まず、ＥＬＴＲＡＮ工程について説明する。まず、第一の半導体基板の上面を陽極化成により多孔質化させ、その上に第一の半導体基板と同じ半導体元素の単結晶をエピタキシャル成長させる。さらに、熱酸化により、エピタキシャル層の上に埋め込み酸化膜（BOX：Buried oxide layer：埋め込み酸化膜）となる酸化膜を形成する。次に、第二の半導体基板と貼り合わせを行い、第一の半導体基板、多孔質層、エピタキシャル層、酸化膜、第二の半導体基板の積層体を形成する。その後、ウォータージェット法により、多孔質半導体層１８で積層体を剥離する。さらに、残置した多孔質半導体層１８をエッチングすることでＳＯＩ構造が形成される。

なお、エッチング後のエピタキシャル層の表面は荒れているため、最後にＣＭＰ（Chemical Mechanical Polishing）などにより表面を平坦化することが好ましい。

上記ＥＬＴＲＡＮ工程を利用した、本実施の形態のＣＭＩＳ製造プロセスについて述べる。図１にゲート絶縁膜形成前までのＣＭＩＳ製造プロセスフローを示す。

まず、ＥＬＴＲＡＮ工程に従って、第一の半導体基板１９の上に、多孔質半導体層１８、エピタキシャル層１７および埋め込み酸化膜２を順に形成する。エピタキシャル層１７および埋め込み酸化膜２の厚さは、それぞれ２００ｎｍおよび１５０ｎｍ程度とする（図２（ａ）参照）。

次に、埋め込み酸化膜２越しに、フッ素をエピタキシャル層１７にイオン注入する（図２（ｂ）参照）。ここでは、埋め込み酸化膜２近傍のエピタキシャル層１７にフッ素高濃度領域２１を形成した。尚、フッ素は外方拡散しやすく、もしイオン注入を埋め込み酸化膜２形成前に行ってしまうと、埋め込み酸化膜２形成時の高温熱処理によりフッ素が抜けてしまう可能性がある。

ここで、安定的に閾値電圧を低下させるために、ドーズ量は１０¹⁴／ｃｍ^２以上であることが好ましい。一方、１０¹⁶／ｃｍ^２オーダーの高ドーズでは、フッ素イオン注入による飛程付近のダメージ領域にフッ素がトラップされてしまい、その後の熱拡散工程にて、チャネル領域までの拡散が妨げられる可能性が出てきてしまう。よって、好ましいドーズ量は、１０¹⁴／ｃｍ^２以上１０¹⁶／ｃｍ^２未満である。

ここまでの工程で注目すべき点は、フッ素イオンはエピタキシャル層１７と多孔質半導体層１８との界面を通過していない点である。この後の製造工程を経て、エピタキシャル層１７と多孔質半導体層１８との界面は基板の表面となる。すなわち、これは、フッ素イオンが基板表面を通過していないことを意味する。これにより、従来法で問題になっていたフッ素イオン注入に伴う接合リーク増大を回避することが可能になる。また、埋め込み酸化膜２越しにエピタキシャル層に浅くフッ素イオン注入することで、結果的にはフッ素の飛程を基板表面から６０ｎｍ以上深くに存在させることができるため、ＳＴＩ等の素子分離近傍での拡散層との接合リーク電流を低減できる。よって、フッ素イオン注入の加速電圧は、エピタキシャル層１７の厚さに依存するものの約５ｋｅＶ以下で十分である。

フッ素イオン注入後は、通常のＥＬＴＲＡＮ工程と同様に、第二の半導体基板１との貼り合わせを行い（図２（ｃ）参照）、ウォータージェット法によりＳＯＩ構造を形成する。

この後、エッチングによる多孔質半導体層残りのエッチングを行い、ＣＭＰによりエピタキシャル層１７表面を平坦化する（図２（ｄ）参照）。

以上の工程によりフッ素イオンが絶縁膜‐基板界面を通過することなく、基板の深い位置に飛程を持ってくることが可能となった。これが本実施形態の製造方法の大きな特徴の一つである。尚、上記ではＳＯＩ層厚さとしては２００ｎｍ程度としているので、部分空乏型ＳＯＩとして利用できる。また、完全空乏型ＳＯＩとして利用するためには、ＳＯＩ基板表面をエッチングすることにより、５０ｎｍ以下まで薄くする必要がある。尚、ここではプロセス整合性に優れるＥＬＴＲＡＮ工程を活用した例を示したが、単純にフッ素イオン注入後、ＳＯＩ構造を製造し、その後ＳＯＩ層を薄膜化する工程を採ってもかまわない。

ＳＯＩ基板が形成された後、通常のＭＩＳＦＥＴ製造工程により、素子分離およびｎ型ウェル（ｎ型半導体領域）３およびｐ型ウェル（ｐ型半導体領域）４の形成を行う。この後、埋め込み酸化膜２近傍のフッ素をチャネルに偏析させるため、熱処理を加える。ｐ型ＭＩＳＦＥＴおよびｎ型ＭＩＳＦＥＴ夫々の下方に位置するｎ型ウェル３およびｐ型ウェル４の形成には、少なくとも８００℃以上の高温熱処理が必要なので、この工程で同時にフッ素も拡散することが可能である。例えばフッ素イオン飛程からチャネルまでの距離が１００ｎｍのｐチャネルＭＯＳＦＥＴに１０００℃、1０秒間のアニールを施すと、フッ素の拡散長は５００ｎｍ程度であり、チャネル領域へのフッ素偏析としては十分である。すなわち、本実施の形態では、ウェル形成のための熱処理とフッ素拡散のための熱処理とを兼ねることが可能である。これによって、本実施形態の製造方法は高いプロセス整合性を持つことができる。

ここで、チャネル領域へのフッ素の偏析は、ｐチャネルＭＩＳＦＥＴに対しては閾値電圧の低下として働くが、ｎチャネルＭＩＳＦＥＴに対しては閾値電圧を増大させることになる。そこで、ｐチャネルＭＩＳＦＥＴのチャネルのみ選択的にフッ素を偏析させることが好ましい。

このため、フッ素拡散のためのアニールの前に、ｎチャネルＭＩＳＦＥＴのｐウェル領域に半導体基板と同じ半導体元素などをイオン注入することでフッ素トラップ領域５を形成し、フッ素がチャネル領域まで拡散しないようにトラップさせることが好ましい（図２（ｅ）参照）。フッ素トラップ領域５においては、イオン照射により形成された電気的に中性的な構造欠陥が形成されている。フッ素トラップ領域５によって、アニール時に上方へと拡散してきたフッ素をトラップし、フッ素がチャネル領域まで拡散することを妨げることができる。ここで、Si基板の場合、拡散してきたフッ素はSi−Si結合のボンドセンターにトラップされ、Si−F−Si結合を形成すると考えられる。Fは、中性から正の荷電状態を採り、主として正の状態を採る。

尚、ここでは、半導体基板と同じ半導体元素をイオン注入している。このため、異種元素導入に伴い固定チャージがチャネルに誘起され、移動度が劣化しがたいことなどが利点である。さらに、半導体基板と同じ半導体元素を用いることによって、フッ素トラップ効果以外の影響を最小限にできることが、デバイス設計上もプロセス設計上も許容されやすく、好ましい。

なお、フッ素をトラップさせるためにイオン注入する元素は、基板と同族元素（Ｓｉ基板の場合には、ＧｅやＣ）や希ガス元素（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎ）などの不活性元素でも構わない。同族元素であれば結合手の数は基板元素と同じであり、ダングリングボンドなど固定チャージの原因となる構造欠陥を形成せず、安定な形で存在しうる。ＳｉＧｅやＳｉＣといった化合物の存在が一般に知られていることからも、その安定性は明らかと考える。また、希ガス元素などの不活性元素は基板材料と結合を作るとは考えにくく、チャージをもつことは無いと考えられる。このように、これらデバイスとしての特性を大きく変化させない元素のイオン照射が有効である。

フッ素をトラップさせるためにイオン注入する元素の量については、フッ素を充分にトラップさせるために、フッ素の注入量より大であることが好ましい。

アニール温度に関しては、Ｓｉ基板の場合に１０００℃でのアニールでは、フッ素がトラップ層にトラップされるのに対し、１１００℃のアニールではトラップ効果を失うことがわかっている。このため、本実施形態ではフッ素拡散のための熱処理は、１０５０℃以下であることが好ましい。

また、上述のようにフッ素は外方拡散しやすいため、基板表面を犠牲酸化膜２０で覆った後にフッ素拡散のためのアニールを行うことが、pチャネルＭＩＳＦＥＴの基板表面からの外方拡散を防ぐ観点から好ましい（図２（ｆ）参照）。犠牲酸化膜２０で覆った場合は、これを除去して、ゲート絶縁膜７、ゲート電極８、９を順に積層する（図２（ｇ）参照）。

その後、ゲート形状にゲート絶縁膜７、ゲート電極８、９を加工する工程、後にエクステン層１２、１４となる浅い拡散層を形成する工程、ゲート側壁１０を形成する工程、深い拡散層を形成する工程、拡散層の不純物を活性化する工程などを経て図３に示すＣＭＩＳトランジスタを製造する。

尚、ここではゲートファーストプロセスを用いて説明したが、無論ゲートラストプロセスを用いてもかまわない。ゲートラストプロセスでは、ｎ型ウェル３およびｐ型ウェル４上にダミーゲートを形成する工程、ゲート形状にダミーゲートを加工する工程、後にエクステン層１２、１４となる浅い拡散層を形成する工程、ゲート側壁１０を形成する工程、深い拡散層を形成する工程、拡散層の不純物を活性化する工程、ダミーゲートを除去してゲート絶縁膜７、ゲート電極８、９を順に積層する工程などを経て図３に示すＣＭＩＳトランジスタを製造する。

（半導体装置）
次に、本実施形態の半導体装置について図３を参照しつつ説明する。図３は、ＣＭＩＳＦＥＴのゲート長方向の断面模式図である。

図３に示すように、半導体基板１の上に埋め込み酸化膜２が形成され、その上にｎ型ウェル領域３とｐ型ウェル領域４が形成される。ｎ型ウェル領域３とｐ型ウェル領域４はシリコン酸化物などからなるＳＴＩ構造の素子分離６によって電気的に絶縁されている。

ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタ１５が設けられる。ｐチャネルＭＩＳトランジスタ１５は、ｎ型ウェル領域３上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８と、ゲート電極８の側部に形成された絶縁体からなるゲート側壁１０と、ゲート電極８の両側のｎ型ウェル領域３に形成されたｐ型エクステンション層１２と、ゲート側壁１０の両側のｎ型ウェル領域３に形成されたｐ型拡散層１１とを備えている。ｐ型拡散層１１は、ｐ型エクステンション層１２よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層１１およびｐ型エクステンション層１２がｐチャネルＭＩＳトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。また、ｎ型ウェル領域３の２つのｐ型エクステンション層１２に挟まれる領域にはフッ素高濃度化領域２１が設けられる。

一方、ｐ型ウェル領域４にはｎチャネルＭＩＳトランジスタ１６が設けられる。ｎチャネルＭＩＳトランジスタ１６は、ｐ型ウェル領域４上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極９と、ゲート電極９の側部に形成された絶縁体からなるゲート側壁１０と、ゲート電極９の両側のｐ型ウェル領域４に形成されたｎ型エクステンション層１４と、ゲート側壁１０の両側のｐ型ウェル領域４に形成されたｎ型拡散層１３とを備えている。ｎ型拡散層１３は、ｎ型エクステンション層１４よりもｐ型ウェル領域４との接合深さが深くなるように構成され、ｎ型拡散層１３およびｎ型エクステンション層１４がｎ型ＭＩＳトランジスタのソース・ドレイン領域となる。また、ｐ型ウェル領域４中に、フッ素トラップ領域５が形成されている。フッ素トラップ領域５には、多量のフッ素が存在しており、Si−F−Si結合が形成されている。さらに、図示はしないが、フッ素トラップ領域５の領域中あるいは近傍には、電気的に中性的な構造欠陥が形成されている。この構造欠陥は、フッ素拡散のためのアニール時においても、フッ素がトラップされなかったが為に残った欠陥である。尚、構造欠陥ではあるが電気的に中性なのでデバイス性能に大きな影響は与えない。

本実施形態の半導体装置は、界面近傍および拡散層接合領域付近の欠陥が少ない。これによって、ゲート電極近傍の拡散層との接合リークおよび素子分離近傍の拡散層との接合リークを抑えつつも、フッ素のチャネル領域への偏析効果によりｐチャネルＭＩＳトランジスタの閾値を低下させることができる。さらに、ｎチャネルＭＩＳトランジスタのチャネル領域にはフッ素が偏析していないため、ＣＭＩＳとしての閾値電圧を効果的に下げることができる。

尚、フッ素高濃度化領域２１は、チャネル領域の他、ゲート絶縁膜７に形成されていてもかまわない。この場合、ソース・ドレイン領域の不純物活性化のための熱処理などでｎ型ウェル領域３のフッ素がさらに拡散して、このような構造を取る。

ＭＩＳトランジスタの上面構造について説明する。ゲート絶縁膜７は例えばＨｆＯ_２、ＨｆＳｉＯＮ、ＬａＨｆＯ、ＬａＡｌＯなどのＨｆやＬａを有する酸化物や、その他の金属の酸化物、所謂Ｈｉｇｈ−ｋ材料で構成される。

ｐチャネルＭＩＳトランジスタ１５のゲート電極８およびｎチャネルＭＩＳトランジスタ１６のゲート電極９としては、閾値電圧が最適になるように実効的仕事関数が選ばれた金属あるいは高濃度にドープされたポリＳｉを用いる。例えば、完全空乏型ＳＯＩ構造のｐチャネルＭＩＳトランジスタおよびｎチャネルＭＩＳトランジスタのゲート電極に対しては、それぞれＳｉのミッドギャップ４．６１ｅＶから±０．１５ｅＶの実効的仕事関数をもつことが要求される。そこで、例えばゲート絶縁膜７がＨｆＳｉＯＮで構成されるとき、ｎチャネルＭＩＳトランジスタ１６のゲート電極９として、例えば実効的仕事関数が約４．４８ｅＶのＴａＣを用いることができる。ｐチャネルＭＩＳトランジスタ１５のゲート電極８としてもＴａＣを用い、本発明のフッ素偏析技術で実効仕事関数を調整することによりシングルメタルでのＣＭＩＳ構成が可能である。その他のゲート電極としては、例えばＴａＳｉＮやＨｆＮなどが挙げられる。また、上記は完全空乏型ＳＯＩ構造の場合の一例であり、無論、本実施の形態は部分空乏型ＳＯＩ構造でも構わない。

（実施例）
次に、本実施形態の半導体装置の製造方法の一例を説明する。

まず、第一のシリコン基板１９の上面に陽極化成により多孔質シリコン層１８を形成する。次に、多孔質シリコン層１８上にＳｉエピタキシャル層１７を成長させ、さらにその上に熱酸化膜２を形成する（図２（ａ））。次に、例えば加速電圧５ｋｅＶ、ドーズ量１０¹⁵／ｃｍ^２の条件で熱酸化膜２越しにフッ素イオンを注入し、Ｓｉエピタキシャル層１７中にフッ素イオンを導入する（図２（ｂ））。

続いて、熱酸化膜２を介して第一のシリコン基板１９と第二のシリコン基板１とを貼り合わせ、第一のシリコン基板１９、多孔質シリコン層１８、Ｓｉエピタキシャル層１７、熱酸化膜２、第二のシリコン基板１の積層体を形成する（図２（ｃ））。その後、ウォータージェット法により、多孔質半導体層１８で積層体を剥離する。その後、エッチングで表面の多孔質シリコン層１８を削り、さらにＣＭＰを施す（図２（ｄ））。

この工程に続いて、反応性イオンエッチングにより素子分離のための溝を形成する。ここでは、ＬＰ−ＴＥＯＳ（low-pressure tetra-ethyl-ortho-silicate）膜を用いて溝を埋め込み、ＳＴＩ構造の素子分離層６を形成する。続いて、ＳＴＩで分離された２つのエピタキシャル層１７の一方の素子領域にｎ型不純物のイオン注入を行い、ｎ型ウェル領域３を形成する。さらに、もう一方の素子領域を形成するエピタキシャル層１７にはｐ型不純物のイオン注入を行い、ｐ型ウェル領域４を形成する。ここで、不活性元素としてＳｉを用い、加速電圧９０ｋｅＶ、ドーズ量２×１０¹⁵／ｃｍ^２の条件でイオン注入を行い、フッ素トラップ領域５を形成する。（図２（ｅ））。

ｎ型ウェル領域３、ｐ型ウェル領域４およびＳＴＩ層６上に犠牲酸化膜２０を堆積する。その後、例えば1050℃、10秒間でウェルの活性化アニールを施す。このとき、同時にｎ型ウェル領域３、ｐ型ウェル領域４中のフッ素イオンも半導体基板中を拡散する。結果として、ｐチャネルＭＩＳＦＥＴ１５においてはｎ型ウェル領域３と犠牲酸化膜２０の界面にフッ素が偏析し、フッ素高濃度化領域２１が形成される。一方、ｎチャネルＭＩＳＦＥＴ１６においては、フッ素トラップ領域５にフッ素がトラップされるため、ｐウェル領域４と犠牲酸化膜２０の界面にはフッ素が偏析しない（図２（ｆ））。

犠牲酸化膜２０をＤＨＦ（Diluted Hydrofluoric Acid）にて剥離した後、ｎ型ウェル領域３およびｐ型ウェル領域４の上にゲート絶縁膜７として、ＣＶＤ法によりＨｆＳｉＯＮを３ｎｍ堆積する。引き続き、ＴａＣで構成されるゲート電極８およびゲート電極９をスパッタを用いて形成する（図２（ｇ））。

この後、通常のゲート電極加工、ゲート絶縁膜加工、エクステンション形成、側壁形成、拡散層形成などを経て、図３に示す構造を得ることが出来る。

以上より形成されたＣＭＩＳＦＥＴは、ｎチャネルＭＩＳトランジスタにおけるＴａＣ電極の実効的仕事関数は４．４８ｅＶとなるのに対し、ｐチャネルＭＩＳトランジスタにおいては、フッ素の偏析効果により４．４８ｅＶより０．２６ｅＶ増加した４．７４ｅＶという実効仕事関数を与え、完全空乏型ＳＯＩとして理想的な構造をとる。また、従来のように基板上面からフッ素イオン注入した場合に比べて、接合リークが低減される。

以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。

本実施形態に係る半導体装置の製造方法のフローチャート 本実施形態に係る半導体装置の製造方法を説明するための断面模式図 本実施形態に係る半導体装置を説明するための断面模式図

符号の説明

１ 第二の半導体基板
２ 埋め込み酸化膜
３ ｎ型ウェル領域
４ ｐ型ウェル領域
５ フッ素トラップ領域
６ 素子分離層
７ ゲート絶縁層
８、９ ゲート電極
１０ ゲート側壁
１１、１３ 拡散層
１２、１４ エクステンション層
１５ ｐチャネルＭＩＳトランジスタ
１６ ｎチャネルＭＩＳトランジスタ
１７ エピタキシャル層
１８ 多孔質半導体層
１９ 第一の半導体基板
２０ 犠牲酸化膜
２１ フッ素高濃度領域

Claims (4)

1. 第一の半導体基板の一方の主面に絶縁層を形成する工程と、
   前記絶縁層側から前記第一の半導体基板にフッ素をイオン注入する工程と、
   前記絶縁層と第二の半導体基板とを貼り合わせる工程と、
   その後、前記第一の半導体基板を薄膜化する工程と、
   薄膜化した前記第一の半導体基板の他方の主面にｎ型およびｐ型半導体領域を形成する工程と、
   その後、熱処理を用いて前記ｎ型半導体領域の表面に前記フッ素を拡散させる工程と、
   前記ｎ型半導体領域にｐ型ＭＩＳトランジスタを形成し、前記ｐ型半導体領域にｎ型ＭＩＳトランジスタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
2. 陽極化成法を用いて、第三の半導体基板の上面に多孔質層を形成する工程と、
   エピタキシャル法を用いて、前記多孔質層上に半導体層を形成する工程と、
   前記半導体層の上面を酸化して、酸化膜を形成する工程と、
   前記酸化膜側から前記半導体層にフッ素をイオン注入する工程と、
   前記酸化膜と第四の半導体基板とを貼り合わせる工程と、
   前記第三の半導体基板、前記多孔質層、前記半導体層、前記酸化膜、前記第四の半導体基板で構成される積層体から、前記第三の半導体基板および前記多孔質層を除去する工程と、
   前記半導体層下面にｎ型半導体領域およびｐ型半導体領域を形成する工程と、
   その後、熱処理を用いて前記ｎ型半導体領域の表面に前記フッ素を拡散させる工程と、
   前記ｎ型半導体領域にｐ型ＭＩＳトランジスタを形成し、前記ｐ型半導体領域にｎ型ＭＩＳトランジスタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
3. 前記フッ素拡散工程の前に、前記ｐ型半導体領域にＳｉ、Ｇｅ、Ｃまたは希ガス元素をイオン注入する工程とを備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 半導体基板と、
   前記半導体基板上に形成された絶縁層と、
   前記絶縁層上に形成されたｎ型半導体領域と、
   前記ｎ型半導体領域表面に形成された第一のソース・ドレイン領域と、
   前記第一のソース・ドレイン領域を挟む前記ｎ型半導体領域上に形成された第一のゲート絶縁膜と、
   前記第一のゲート絶縁膜上に形成された第一のゲート電極と、
   前記絶縁層上の前記ｎ型半導体領域とは異なるところに形成されたｐ型半導体領域と、
   前記ｐ型半導体領域表面に形成された第二のソース・ドレイン領域と、
   前記ｐ型半導体領域内に、前記第二のソース・ドレイン領域より深く形成されたフッ素を含む領域と、
   前記ｐ型半導体領域内に、前記第二のソース・ドレイン領域より深く形成された電気的に中性的な構造欠陥が形成された領域と、
   前記第二のソース・ドレイン領域を挟む前記ｐ型半導体領域上に形成された第二のゲート絶縁膜と、
   前記第二のゲート絶縁膜上に形成された第二のゲート電極と、を備え、
   前記第一のゲート絶縁膜またはその下の前記ｎ型半導体領域はフッ素を含むことを特徴とする半導体装置。

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