KR100576593B1 - Ｓｏｎ 제조 프로세스 - Google Patents

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Abstract

실리콘 기판 상에 SON 장치를 제조하는 방법을 제공한다. 개시된 SON 장치를 분리된 플로팅 실리콘 활성 영역 상에 제조함으로써, 에어갭으로 실리콘 기판으로부터 완전하게 분리시킨다. 주변의 분리 트렌치를 갖는 실리콘 게르마늄층 상에 분리된 플로팅 실리콘 장치 영역을 제조한다. 다음으로, 실리콘 활성 영역을 고정하기 위한 복수개의 고정부를 제조하여, 에어갭을 형성한다. 분리 트렌치를 충진하고, 평탄화하여 분리된 플로팅 실리콘 활성 영역의 형성을 완성한다. 분리된 플로팅 실리콘 영역 상의 SON 장치는 돌출된 소오스 및 드레인 영역을 갖거나 갖지 않는 금속 게이트 또는 폴리실리콘 게이트가 될 수 있다.
SON 장치

Description

ＳＯＮ 제조 프로세스 {SILICON-ON-NOTHING FABRICATION PROCESS}
도 1a 및 도 1b 는 종래 기술의 SON 장치를 나타내는 도면.
도 2a 및 도 2b 는 본 발명에 따른 분리된 플로팅 활성 영역을 나타내는 도면.
도 3a 및 도 3b 는 본 발명에 따른 활성 영역을 지지하는 고정부 구조를 나타내는 도면.
도 4a 내지 도 4f 는 분리된 플로팅 활성 영역의 제조 단계를 나타내는 도면.
도 5a 내지 도 5d 는 고정부 구조의 변형예를 나타내는 도면.
도 6 은 본 발명에 따른 분리된 플로팅 활성 영역을 나타내는 도면.
도 7a 내지 도 7p 는 본 발명에 따른 SON 장치의 제조 단계를 나타내는 도면.
도 7d1 은 제조 단계의 변형예를 나타내는 도면.
＊도면의 주요부분에 대한 부호의 설명＊
101, 122 : 반도체 기판
103, 133a : 플로팅 활성 영역
102, 112, 123 : 트렌치 분리
116, 121 : 희생층
113, 124 : 활성 영역
115, 126 : 고정부
127, 130 : 에어갭
128 : 충진층
본 발명은 반도체 장치 및 SOI (silicon on insulator) 장치의 제조에 관한 것으로, 보다 상세하게는, SON (silicon-on-nothing) 장치를 제조하는 방법에 관한 것이다.
SOI 기판 상에 제조된 MOSFET 장치는 벌크 실리콘 웨이퍼 기판 상에 제조할때보다 고속, 저전압, 및 고밀도인 큰 이점을 갖는다. SOI 기판은 벌크 실리콘 웨이퍼 상의 절연 재료로 이루어진 하부층 상에 단결정 실리콘의 얇은 표면층으로 이루어진다. 통상, 트랜지스터의 실리콘 채널은 수십 나노미터 내지 수십 마이크론의 두께의 얇은 표면 실리콘층이다. 일반적으로, 실리콘 디옥사이드로 이루어지는 절연층을 매립형 옥사이드라 하며, 일반적으로 수백 나노미터 두께이다.
SOI 웨이퍼는 동작하는 실리콘 부피를 감소시키고 트랜지스터를 분리함으로써 트랜지스터 성능을 개선시킨다. 얇은 표면 실리콘층은 트랜지스터를 스위치 온/오프하기 위한 하전에 필요한 실리콘 부피를 제한하므로, 트랜지스터의 기생 용 량을 감소시키고 스위칭 속도를 증가시킨다. 절연층은 트랜지스터를 그 이웃하는 트랜지스터와 분리시키므로, 누설 전류를 감소시키고 트랜지스터가 낮은 공급 전압에서 동작하도록 함으로써, 트랜지스터가 보다 소형화되고 보다 고밀도 충진될 수 있도록 한다.
50 nm 이하의 CMOS 기술에 대하여, 실리콘 채널 및 매립형 옥사이드 두께는 쇼트 채널 효과를 방지하기 위하여, 각각 50 nm 및 100 nm 보다 매우 작게 되는 것이 필요하다. 5 nm 의 실리콘막 두께와 20 nm 의 매립형 옥사이드 두께를 갖는 슈퍼 SOI 는, 20 nm 의 채널 길이의 CMOS 다운 스케일링 한계에서의 쇼트 채널 효과를 억제할 수 있다. 그러나, 실리콘 두께 및 매립형 옥사이드막의 이러한 요건은 SOI 웨이퍼의 현재의 제조 능력을 뛰어 넘는 것이다. 또한, 매립형 옥사이드가 달성할 수 없는 장치 성능은 낮은 유전 상수를 갖는 절연체에 의해 개선될 수 있다. 절연층에 대한 최저 유전 상수는 실리콘층 하부의 에어갭을 의미하는 1 이며, 이 개선된 장치를 SON 장치라 한다. 이론적으로 제안된 장치 상에서의 SON 장치 시뮬레이션에서는, 3.9 의 유선 상수의 매립형 옥사이드를 갖는 SOI 장치 보다 개선된 성능을 나타낸다 (1999년 4월, R. Koh 저, Japanese Journal of Applied Physics, Vol. 38 (1999), "Buried layer engineering to reduce the drain-induced barrier lowering of sub-0.05㎛ SOI-MOSFET").
다양한 SON 장치 제조 프로세스에서는 기판에 접속되는 소오스 및 드레인 영역을 제안하였다. 이러한 장치는 개선된 성능을 나타냈으나, 이들 장치의 구조는, 하부 표면과 관련된 포텐셜의 펀치 쓰루 (punch through) 와 더불어, 높은 기 생 소오스 및 드레인 용량으로 이르도록 할 수 있었다. 예를 들면, 다음과 같다.
- M. Jurczak, T. Skotnicki, M. Paoli, B. Tormen, J. Martins, J.L. Regolini, D. Dutartre, P. Ribot, D. Lenoble, R. Pantel, S. Monfray 의 IEEE Transaction on Electron Devices, 2000년 11월, Vol. 47, No. 11, pp. 2179-2187, "Silicon-on-nothing (SON)-an innovative process for advanced CMOS"
- S. Monfray, T. Skotnicki, Y. Morand, S. Descombes, M. Paoli, P. Ribot, A. Talbot, D. Dutartre, F. Leverd, Y. Lefriec, R. Pantel, M. Haond, D. Renaud, M-E. Nier, C. Vizioz, D. Louis, N. Buffet 의 IEDM Tech. Dig., 2001년, pp. 800, "First 80nm SON (silicon-on-nothing) MOSFETs with perfect morphology and high electrical performance", 및
- T. Sato, H. Nii, M. Hatano, K. Takenaka, H. Hayashi, K. Ishigo, T. Hirano, K. Ida, N. Aoki, T. Ohguro, K. Ino, I. Mizushima, Y. Tsunashima 의 IEDM Tech. Dig. 2001년, pp. 809, "SON (silicon-on-nothing) MOSFET using ESS (empty space in silicon) technique for SoC application".
도 1a 은 실리콘 기판 (1) 상부의 소오스 및 드레인 연장부 (4a, 5a) 와 함께, 게이트 전극 (8), 게이트 유전체 (7), 장치 채널 (6) 이 통과하는 소오스 (4) 와 드레인 (5) 을 포함하는 종래 기술의 SON 장치를 나타낸다. SON 장치는 트렌치 분리 (3) 에 의해 분리되고 에어갭 (2) 상에 플로팅된다. 그러나, 에어갭 (2) 은 장치 채널 (6), 및 소오스와 드레인 연장부 (4a, 5a) 로 한정된다. 소 오스 (4) 및 드레인 (5) 은 실리콘 기판 (1) 에 계속 접속된다. 도 1b 는 종래 기술의 SON 장치의 평면도이다.
본 발명의 목적은 에어갭에 의해 실리콘 기판으로부터 분리되는 채널 영역, 소오스 및 드레인을 갖는 SON 장치를 제조하는 방법을 제공하는데 있다.
본 발명은 에어갭에 의해 실리콘 기판으로부터 분리되는 채널 영역, 소오스 및 드레인을 갖는 SON 장치를 제조하는 방법을 제공한다. 분리된 플로팅 실리콘 활성 영역 상에 소오스, 드레인 및 채널 영역을 포함하는 SON MOSFET 장치가 형성된다. 분리된 플로팅 실리콘 활성 영역은, 실리콘 활성 영역을 둘러싸는 트렌치 분리에 의해 다른 활성 실리콘 영역으로부터 완전하게 분리되며, 에어갭에 의해 실리콘 기판으로부터 분리된다.
본 발명의 일 실시예에서는, 반도체 기판 상에 분리된 플로팅 활성 영역을 제조하는 방법을 개시한다. 반도체 기판 상에, 희생층 및 캡층을 포함하는 멀티층 구조를 형성한다. 다음으로, 멀티층의 선택된 영역을 에칭하여, 멀티층을 활성 영역으로 패턴화한다. 활성 영역을 둘러싸는 에칭 영역은 활성 영역을 분리하는 분리 트렌치를 형성한다. 에칭된 분리 트렌치는 희생층에 또는 그 하부로의 깊이를 가지며, 바람직하게는 희생층 하부로의 깊이를 갖는 것이 바람직하다. 다음으로, 기판에 분리된 활성 영역을 접속하는 복수개의 고정부 (anchor) 를 형성하여, 희생층을 에칭하기 전에 활성 영역을 고정한다. 분리 트렌치를 충진하고 구조를 평탄화하여, 분리된 플로팅 활성 영역을 형성할 수 있다.
본 발명의 다른 태양에서, 실리콘 기판 상에 분리된 플로팅 실리콘 활성 영역을 제조하는 방법을 개시한다. 멀티층은 게이트 유전체와 캡층을 더 포함하는 것이 바람직하다. 실리콘 활성 영역은 에피택셜 실리콘 게르마늄의 희생층 상에 증착되는, 에피택셜 실리콘, 게이트 유전체 및 캡층으로 이루어진 멀티층인 것이 바람직하다. 분리된 플로팅 실리콘 활성층의 제조 프로세스는 실리콘 게르마늄 및 실리콘층으로 이루어진 멀티층으로부터 시작한다. 멀티층은 게이트 유전체와 캡층을 더 포함하는 것이 바람직하다. 다음으로, 실리콘 활성 영역을 둘러싸는 멀티층 구조의 선택된 영역을 에칭하여 실리콘 활성 영역을 형성한다. 에칭에 의해 실리콘 활성 영역 주변의 분리 트렌치를 형성한다. 분리 트렌치 깊이는 적어도 실리콘 게르마늄층 또는 그 하부이다. 분리 트렌치 깊이는 실리콘 게르마늄층 하부로부터 5 nm 내지 50 nm 인 것이 바람직하다. 다음으로, 실리콘 게르마늄층을 선택적으로 에칭하기 전에 복수개의 고정부를 제조하여 실리콘 기판에 실리콘 활성 영역을 고정한다. 다음으로, 분리 트렌치를 충진하고 평탄화할 수 있다. 플로팅 실리콘 활성 영역은 둘레의 트렌치 분리에 의해 지지된다.
전술한 프로세스 시퀀스의 변형예에서는, 고정부를 형성하기 전에, 실리콘 게르마늄층의 부분 에칭을 수행할 수 있다. 또한, 실리콘 게르마늄층의 선택적인 에칭 단계 후에 열 산화 단계를 추가할 수 있다. 열 산화 단계는, 에피택셜 실리콘의 하부 및 실리콘 기판의 상부면과 같은 노출된 실리콘 표면을 산화할 수 있다. 이러한 실리콘 표면은 실리콘 게르마늄층의 선택적인 에칭 후에 노출된다. 열 산화 단계에서는, 실리콘 게르마늄층의 선택적인 에칭에 의해 형성되는 에어갭을 열 성장된 실리콘 디옥사이드로 부분 또는 전체적으로 충진된다.
실리콘층은 3 nm 내지 10 nm 사이의 두께를 갖는 에피택셜 실리콘인 것이 바람직하다. 실리콘 게르마늄층은 3 nm 내지 500 nm 사이의 두께를 갖는 에피택셜 실리콘 게르마늄인 것이 바람직하며, 3 nm 내지 50 nm 사이의 두께인 것이 가장 바람직하다. 실리콘 게르마늄층 중 게르마늄 함량은 10 원자% 내지 70 원자% 사이인 것이 바람직하며, 20 원자% 내지 60 원자% 사이인 것이 보다 바람직하며, 에피택셜 실리콘층에 대하여 우수한 선택 에칭 선택성 및 우수한 에피택셜 성장 조건을 제공한다. 게이트 유전체층은 증착되거나 성장된 실리콘 디옥사이드인 것이 바람직하며, 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 하프늄 실리케이트, 또는 그 혼합물과 같은 고 유전 재료인 것이 가장 바람직하다. 캡층은 폴리실리콘 게이트 장치인 경우 폴리실리콘층인 것이 바람직하며, 또는 금속 게이트 장치인 경우 폴리실리콘, 실리콘 디옥사이드, 또는 실리콘 니트라이드인 것이 바람직하다.
활성 영역 및 고정부의 패턴화 단계는, 포토 레지스트를 코팅하고 포토 마스크 하에서 UV 광에 노출하여 포토 마스크로부터의 패턴을 포토 레지스트 상에 전사하는 포토리소그래피에 의한 것이 바람직하다. 포토 레지스트는 포토 레지스트로부터의 패턴을 기판으로 전사하기 위한 에칭 단계 동안 기판을 보호한다. 다음으로, 포토 레지스트를 스트립할 수 있다. 패턴 전사 에칭은 반응성 이온 에칭 또는 습식 에칭으로 수행하는 것이 바람직하다.
분리 트렌치 에칭 깊이는 실리콘 게르마늄층 하부인 것이 바람직하며, 실리콘 게르마늄층 하부의 5 nm 내지 50 nm 인 것이 가장 바람직하다.
고정부 형성은 고정부층의 증착 후 포토레지스트에 의한 것이 바람직하다. 고정부 패턴은 포토 레지스트 코팅으로 전사되고, 에칭 단계에서 이 고정부 패턴을 고정부층에 전사시킬 수 있다. 고정부층은 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 절연 재료인 것이 바람직하다. 고정부는, 실리콘 게르마늄을 에칭하여 실리콘 활성 영역 하부에 에어갭을 형성할 수 있도록, 실리콘 게르마늄으로의 적절한 액세스를 제공하면서 실리콘 활성 영역을 지지한다. 실리콘 게르마늄 에칭은 NH4OH/H2O2/H2O 와 같은 선택적 에칭 용액을 이용하는 반응성 이온 에칭 또는 습식 에칭에 의해 수행되는 것이 바람직하다.
본 발명의 다른 태양에서, 본 발명은 분리된 플로팅 실리콘 활성 영역 상의 SON 장치의 제조 프로세스를 개시한다. SON 장치는, 주변의 분리 트렌치와 실리콘 활성 영역 하의 에어갭에 의해, 이웃하는 SON 장치로부터 완전하게 분리된다. SON 장치의 소오스, 드레인, 채널 영역의 에어갭 분리는 고 성능의 장치를 제공한다.
SON 장치 제조 프로세스에서, 실리콘 활성 영역은 에피택셜 실리콘 게르마늄층 상에 증착되는 캡층, 에피택셜 실리콘, 및 게이트 유전체로 이루어진 멀티층인 것이 바람직하다. 에피택셜 실리콘층은 도핑 불순물로 주입되어 쓰레시홀드 전압을 조절하는 것이 바람직하다. 분리된 플로팅 실리콘 활성 영역의 완성 후, 종래 기술의 트랜지스터 제조 프로세스를 수행하여, SON 장치를 형성할 수 있다.
SON 장치는 폴리실리콘 게이트 장치 또는 금속 게이트 장치가 될 수 있다. 돌출된 소오스 및 드레인을 제조할 수 있다.
본 발명은 반도체 기판 상에 분리된 플로팅 활성 영역을 제조하는 방법을 개시한다. 분리된 플로팅 활성 영역은 활성 영역을 둘러싸는 트렌치 분리에 의해 분리되고 에어갭 상에 플로팅된다. 에어갭은 희생 재료를 형성한 후 선택적으로 에칭하여 형성된다. 희생층을 제거할 때 활성 영역이 리프트 오프되는 것을 방지하기 위하여, 선택적인 에칭 단계 전에, 활성 영역을 기판에 고정하는 복수개의 고정부를 제조한다. 다음으로, 고정부는 후속 단계에서의 분리 재료와 함께 병합될 수 있다.
도 2a 는 본 발명에 따른 반도체 기판 (101) 상의 분리된 플로팅 활성 영역 (103) 을 나타낸다. 분리된 플로팅 활성 영역 (103) 은 활성 영역 (103) 을 둘러싸는 충진된 트렌치 분리 (102) 에 의해 분리되고, 에어갭 (104) 에 의해 반도체 기판 (101) 으로부터 분리된다. 플로팅 활성 영역 (103) 은 충진된 트렌치 분리 (102) 에 의해 지지된다. 도 2b 는 트렌치 분리 (102) 로 둘러싸인 분리된 플로팅 활성 영역 (103) 의 평면도를 나타낸다.
도 3a 는, 희생층 (116) 을 에칭하기 전, 활성 영역 (113) 을 지지하는 고정부 (115) 를 갖는 분리된 플로팅 활성 영역 구조를 나타낸다. 이 도면에서, 트렌치 분리 (112) 가 아직 충진되지 않았기 때문에, 활성 영역 (113) 은 고정부 (115) 에 의해 지지된다. 도 3b 는 지지용 고정부 (115) 와 함께 활성 영역 (113) 의 평면도를 나타낸다. 고정부 (115) 는 희생층으로의 최대한의 접근을 제공함으로써, 희생층 (116) 에칭을 최적화하고, 최소한의 방해물을 제공하도록 설계된다.
도 4a 내지 도 4f 는 본 발명의 분리된 플로팅 활성 영역에 대한 제조 단계를 나타낸다. 도 4a 에 나타낸 바와 같이 반도체 기판 (122) 상에 활성층 (124) 과 희생층 (121) 을 포함하는 멀티층 구조를 증착한다. 다음으로, 도 4b 에 나타낸 바와 같이 활성 영역 둘레에 분리 트렌치 (123) 를 에칭하여 활성 영역 (124) 을 형성한다. 에칭된 분리 트렌치 (123) 는 대부분의 희생 영역 (125) 을 노출시키고, 바람직하게는, 이 도면에 나타낸 바와 같이 희생 영역 (125) 전체와 기판 (122) 일부를 노출시킨다. 도 4c 에 나타낸 바와 같이 분리된 플로팅 활성 영역 상에, 분리된 플로팅 활성 영역 (124) 을 노출된 기판 (122) 에 접속시키는 고정부 (126) 를 제조한다. 다음으로, 도 4d 에 나타낸 바와 같이, 고정부 (126) 에 의해 지지되는 분리된 플로팅 활성 영역 (124) 을 남겨두고, 희생 영역 (125) 을 선택적으로 에칭하여, 에어갭 (127) 을 형성한다. 도 4e 에 나타낸 바와 같이 분리 트렌치 (123) 를 충진하기 위하여 전체 구조 상에 충진된 층 (128) 을 증착한다. 분리 트렌치 충진은 고립 트렌치 (123) 를 완전하게 충진하고 에어갭 (127) 을 완전하게 충진하지 않는 것이 바람직하며, 에어갭 (127) 을 최소로 충진하여 에어갭의 크기를 최대화하는 것이 더욱 바람직하다. 다음으로, 도 4f 에 나타낸 바와 같이, CMP 와 같은 광역 평탄화 프로세스를 이용하여 충진층 (128) 을 평탄화하여 활성 영역 (124) 에서 정지한다. 분리된 플로팅 활 성 영역 (124) 은 트렌치 분리 (123) 에 의해 분리되는 에어갭 (127) 상부에 플로팅되고, 또한 에어갭 (127) 에 의해 기판 (122) 으로부터 분리된다. 분리된 플로팅 활성 영역 (124) 은 충진된 트렌치 분리 (123) 에 의해 지지된다. 고정부 (126) 잔여물이 트렌치 분리 (123) 와 동일한 재료로 이루어졌다면 트렌치 분리 (123) 와 병합될 수 있다.
도 2a, 도 3a, 및 도 4f 에서는 분리된 플로팅 활성 영역으로 이루어진 하나의 층만을 나타내지만, 본 발명의 범위 내에서 복수개의 층을 이용할 수 있다. 분리된 플로팅 활성 영역이 매우 얇거나 구조적으로 안정하지 않은 경우, 분리된 플로팅 활성 영역 상에 추가의 층을 증착하여, 강도를 향상시킬 수 있다. 또한, 프로세스 흐름을 최적화하기 위하여, 분리된 플로팅 활성 영역을 형성하기 전에 연속의 프로세스 단계의 층을 증착할 수 있다.
개시된 분리된 플로팅 활성 영역을 제조하는 프로세스의 변형예에서는, 도 4c1 및 도 4c2 의 단계들을 도 4c 로 대체할 수 있다. 도 4c1 은 고정부를 형성하기 전에 삽입되는 단계인 희생 영역을 부분적으로 에칭하는 추가적인 단계를 나타낸다. 플로팅 영역 (124) 을 지지하기 위하여, 희생 영역 (125) 잔여부를 충분히 남겨두고, 희생 영역 (125) 일부 (130) 을 에칭한다. 이 프로세스의 변형예에서는, 도 4c 의 고정부 형성 프로세스를, 희생 영역에 에어갭 (130) 을 갖는 기판 (122) 및 플로팅 영역 (124) 에 고정부 (126) 가 접착되는 도 4c2 의 고정부 형성 프로세스로, 대체한다. 고정부 재료 증착의 프로세스 조건은 갭 (130) 이 충진되지 않도록 하는 것이다. 이 프로세스의 변형예에서는 에어갭의 형성 시 희생층의 에칭을 개선한다.
도 5a 내지 도 5d 에 고정부 형성의 다양한 실시형태를 개시한다. 도 5a 는 기판 (131a) 위의 에어갭 (136a) 상의 플로팅 활성 영역 (133a) 의 2 개 단부를 지지하는 2 개의 고정부 (135a) 를 나타낸다. 도 5b 는 기판 (131b) 위의 에어갭 (136b) 상의 플로팅 활성 영역 (133b) 의 하나의 단부만을 지지하는 하나의 고정부 (135b) 를 나타낸다. 도 5c 는 기판 (131c) 위의 에어갭 (136c) 상의 플로팅 활성 영역 (133c) 의 2 개의 반대되는 단부를 지지하는 2 개의 고정부 (135c) 를 나타낸다. 도 5d 는 기판 (131d) 위의 에어갭 (136d) 상의 플로팅 활성 영역 (133d) 의 2 개 단부를 지지하는 하나의 넓은 고정부 (135d) 를 나타낸다. 고정부 구조의 다른 변형 및 변경은 희생층 전체가 개방되는 것을 차단하지 않는 플로팅 활성 영역을 지지하는 고정부로 이루어질 수 있다는 것을 알 수 있다.
본 발명의 바람직한 실시형태는 도 6 에 나타낸 바와 같은 분리된 플로팅 실리콘 활성 영역의 제조이다. 에피택셜 실리콘층 (202), 게이트 유전층 (203) 및 캡층 (204) 을 포함하는 분리된 플로팅 실리콘 활성 영역은 트렌치 분리 (205) 에 의해 분리되고 에어갭 (201) 에 의해 실리콘 기판으로부터 분리된다. 장치 쓰레시홀드 전압을 조절하기 위하여 에피택셜층 (202) 을 주입할 수 있다. 캡층은 게이트 폴리실리콘 장치 제조를 위한 폴리실리콘층, 또는 금속 게이트 장치의 제조시 CMP 정지층용 폴리실리콘, 실리콘 디옥사이드 또는 실리콘 니트라이드가 될 수 있다.
이하, 본 발명에 따른 플로팅 실리콘 활성 영역의 제조 프로세스를 설명한다. 실리콘 웨이퍼 기판으로부터 시작하여, 실리콘 게르마늄층을 에피택시 증착하고, 바람직하게는 실리콘층의 두께가 3 nm 내지 100 nm 인 실리콘 에피택시층을 형성한다. 본 발명의 몇몇 태양에서는, 게이트 유전층, 게이트 폴리실리콘층, 및 캡층과 같은 후속층을 또한 실리콘 기판 상에 증착한다. 실리콘층이 너무 얇아서 구조적으로 안정하지 않은 경우, 실리콘층 상에 추가의 층을 증착하여 강도를 개선할 수 있다. 또한, 실리콘 활성 영역의 형성이 완료되는 것을 기다리는 대신 실리콘층을 증착한 후에 바로 후속 프로세스 단계를 적용하여, 표면 청결도를 개선하고 프로세스 플로우를 최적화할 수 있다. 에피택셜 실리콘 증착 단계 후, 이온 주입 단계를 수행하여 쓰레시홀드 전압을 조절할 수 있다. 폴리실리콘 게이트 장치에 대하여, 에피택셜 실리콘층 상에 게이트 유전체층 및 게이트 폴리실리콘층을 증착할 수 있다. 금속 게이트 장치에 대하여, 폴리실리콘, 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 CMP 정지층 및 게이트 유전체를 에피택셜 실리콘층 상에 증착할 수 있다. CMP 단계와 같은 광역 평탄화 단계 동안 평탄화를 정지시키기 위하여 CMP 정지층을 이용할 수 있다.
실리콘 게르마늄층은 플로팅 실리콘층에 대한 에어갭을 형성하기 위하여 실리콘에 대해 선택적으로 에칭될 수 있기 때문에 희생층으로서 선택된다. 장치 애플리케이션에 대하여, 실리콘 게르마늄은 실리콘과의 격자 매칭의 이점을 또한 갖기 때문에, 에피택셜 실리콘층의 증착을 용이하게 할 수 있도록 한다. 실리콘 게르마늄층 중의 게르마늄 함유량은 10 원자% 내지 70 원자% 가 될 수 있으며, 바람직하게는 20 원자% 내지 60 원자% 가 될 수 있다. 낮은 게르마늄 함유량은 격자 변형을 가지므로, 에피택셜 실리콘 증착을 보다 용이하게 한다. 높은 게르마늄 함유량은 실리콘에 대해 보다 우수한 에칭 선택성을 갖게 되므로 에어갭 형성을 용이하게 한다. 실리콘 게르마늄 및 실리콘 격자는 다소 상이하므로, 실리콘 상의 에피택셜 실리콘 게르마늄의 증착은 실리콘과 유사한 격자를 갖는 연신된 실리콘 게르마늄을 생성할 것이다. 실리콘 게르마늄이 임계 두께보다 두꺼운 경우, 실리콘 게르마늄의 격자는 실리콘 게르마늄의 평형 격자에 대하여 완화될 수 있고, 후속 증착되는 에피택셜 실리콘에 대해 어려움을 발생시킬 수 있다. 따라서, 실리콘 게르마늄의 두께는 임계 두께보다 얇게 되도록 선택되어, 실리콘 게르마늄의 완화가 발생되지 않도록 한다. 실리콘 게르마늄의 두께는 3 nm 내지 50 nm 사이인 것이 바람직하다.
멀티층 구조를 증착한 후, 이 멀티층 구조를 실리콘 활성 영역으로 패턴화한다. 패턴 단계의 바람직한 프로세스는 포토리소그래피로서, 포토 마스크로부터의 이미지를 포토 레지스트 코팅에 전사한다. 통상의 포토리소그래피 프로세스에서, 멀티층은 포토 레지스트층으로 코팅되고, 포토 마스크에 의해 UV 광에 노출된 후, 현상된다. 네거티브 레지스트 또는 포지티브 레지스트와 같은 사용된 포토 레지스트의 종류에 따라서, 포토 마스크로부터의 이미지는 양 또는 음으로 포토 레지스트 상에 전사된다.
다음으로, 패턴화된 실리콘 활성 영역을 에칭하여 실리콘 활성 영역 주변의 분리 트렌치를 제조한다. 분리 트렌치는 적어도 대부분의 실리콘 게르마늄층을 노출시킨다. 분리 트렌치는 전체 실리콘 게르마늄층과 실리콘 기판으로의 오버 에치 전체를 노출시키는 것이 바람직하다. 실리콘 기판 오버에치는 실리콘 활성 영역이 완전하게 분리되기 때문에 10 nm 깊이만큼 얕게 될 수 있으므로, 깊은 분리가 필요하지 않다. 패턴화된 포토 레지스트는 분리 트렌치 에칭 시 실리콘 활성 영역을 보호한다. 실리콘 활성 영역의 형성 후, 포토 레지스트를 스트립할 수 있다.
실리콘 게르마늄층을 에칭하여 플로팅 실리콘 활성 영역을 형성하기 전에, 실리콘 층은 리프트 오프 (lift off) 를 방지하기 위해 기판 고정을 할 필요가 있다. 다음으로, 복수개의 고정부를 제조하고, 실리콘 활성 영역을 기판에 연결하여, 후속의 실리콘 게르마늄 하부층의 에칭 동안 실리콘 활성 영역을 지지한다. 고정부 재료는 실리콘 게르마늄과 상이하므로 실리콘 게르마늄 하부층의 에칭 동안 에칭되는 것을 방지한다. 이 때 고정부가 쉘로우 트렌치 분리 재료의 부분으로 이루어질 수 있기 때문에, 고정부 재료는 실리콘 디옥사이드와 같은 절연 재료인 것이 바람직하다. 고정부는 에칭 액세스를 허용하도록, 실리콘 게르마늄에 충분한 개구부를 남기는 것이 바람직하다.
고정부는, 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 절연 재료로 이루어진 얇은 고정부층을 블랭킷처럼 증착하는 방법으로 제조되는 것이 바람직하다. 고정부층의 두께는 10 nm 내지 500 nm 사이인 것이 바람직하다. 고정부층은 실리콘층과 기판을 모두 커버한다. 다음으로, 고정부층을 바람직하게는 포토리소그래피 단계에 의해 패턴화한 후, 고정부층의 선택된 영역을 에칭하여, 실리콘층을 기판에 연결시키는 복수개의 고정부를 형성한다.
고정부 형성 후, 실리콘 게르마늄을 에칭하여 플로팅 실리콘 활성 영역을 형성한다. 실리콘 게르마늄을 완전하게 에칭하여 에어갭을 형성하는 것이 바람직하지만, 부분적으로 에칭하여 실리콘 활성 영역 하부의 실리콘 게르마늄의 지지 컬럼을 남겨둘 수도 있다. 고정부는 실리콘 게르마늄이 에칭될 때 플로팅 실리콘 활성 영역이 적절하게 지지되도록 설계되는 것이 바람직하다. 실리콘 게르마늄의 에칭은 실리콘에 대하여 선택적인 것이 바람직하다. 선택적인 실리콘 게르마늄 습식 에칭에 대해 NH4OH/H2O2/H2O 의 혼합물을 이용할 수 있다. 또한 실리콘 게르마늄층을 선택적으로 에칭하도록 플라즈마 건식 에칭을 적용할 수 있다.
고정부 형성 전에 실리콘 게르마늄을 부분 에칭하는 옵션 단계를 수행할 수 있다. 실리콘 게르마늄을 부분적으로 에칭하여, 잔존하는 게르마늄층 부분을 갖는 실리콘 게르마늄을 오목하게 할 수 있다. 활성 영역 중심의 실리콘 게르마늄 잔존부를 이용하여 실리콘 활성 영역의 리프팅을 방지할 수 있다. 이 변형예에서는, 고정부층 증착 형상이 너무 등각으로 형성되어 실리콘 게르마늄 오목부의 충진을 방지하지 않는 것이 바람직하다. 고정부층을 증착하기 위하여 PECVD 기술이 바람직하다.
다음으로 분리 트렌치를 충진하고 평탄화한다. 충진층은 바람직하게는 고정부층과 동일한 재료, 및 바람직하게는 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 절연재료를 증착하여, 분리 트렌치를 충진하는 것이 바람직하다. 충진층은 분리 트렌치를 충진하고 에어갭을 완전하게 충진하지 않는 것이 바람직하 다. 다음으로, 평탄화를 수행하여 표면을 평탄하게 하고, 캡층에서 정지한다. 실리콘층은 에어갭 상부 상에서 플로팅되며, 분리 트렌치와 에어갭에 의해 완전하게 분리된다.
본 발명의 다른 바람직한 실시예는 실리콘 기판으로부터 분리되는 소오스 및 드레인 영역을 갖는 SON 장치의 제조이다. 분리된 플로팅 실리콘 활성 영역 상에 소오스, 드레인 및 게이트 영역을 포함하는 SON 장치 제조를 개시한다.
도 7a 는 종래 기술의 프로세스를 이용하여 준비된 멀티층 반도체 구조를 나타낸다. 멀티층 구조는 실리콘 웨이퍼 기판 (300) 상에 게이트 폴리실리콘층 (304), 게이트 유전층 (303), 에피택셜 실리콘층 (302), 및 에피택셜 실리콘 게르마늄층 (301) 을 포함한다. 실리콘 기판 (300) 상에 에피택셜 실리콘 게르마늄층 (301) 을 성장시킨다. 실리콘 게르마늄 (301) 의 두께는 완화가 발생되지 않도록 임계 두께보다 얇은 것이 바람직하다. 실리콘 게르마늄의 두께는 3 nm 내지 50 nm 인 것이 바람직하다. 실리콘 게르마늄층 (301) 상에 에피택셜 실리콘층 (302) 을 성장시킨다. 에피택셜 실리콘층 (302) 의 두께는 3 nm 내지 100 nm 사이인 것이 바람직하다. 채널 이온 주입에 의해 에피택셜 실리콘층의 도핑 농도를 변경함으로써 쓰레시홀드 전압을 조절할 수 있다. 에피택셜 실리콘층 (302) 상에 게이트 유전층 (303) 을 성장 또는 증착한다. 게이트 유전 재료를 실리콘 디옥사이드가 될 수 있으며, 하프늄 옥사이드 또는 지르코늄 옥사이드와 같은 고 유전 재료인 것이 바람직하다. 다음으로, 게이트 폴리실리콘층 (304) 을 증착한다. 게이트 재료로서 또는 단순히 CMP 정지층으로서 폴리실리콘층 (304) 을 이용할 수 있다. 이를 CMP 정지층으로 이용하는 경우, 실리콘 니트라이드로 대체하여 CMP 단계 후 제거할 수 있고, CMP 정지층을 제거한 후 게이트 유전체와 게이트 전극을 증착할 수 있다.
도 7b 는 실리콘 활성 영역에 멀티층 구조를 패턴화하는 쉘로우 트렌치 분리 포토리소그래피 프로세스를 나타낸다. 포토 레지스트 (305) 는 활성 영역을 정의한다. 실리콘 게르마늄 에칭 속도 및 실리콘 게르마늄에 대한 실리콘 에칭 선택도에 따라, 실리콘 활성 영역 레이아웃의 최대 치수의 다각형을 정의하는 것이 바람직할 수 있다.
도 7c 는 실리콘 활성 영역을 둘러싸는 분리 트렌치 에칭 (306) 을 나타낸다. 도 7d 에 나타낸 바와 같이, 포토 레지스트 (305) 는 분리 트렌치 에칭 단계 동안 멀티층을 보호하고, 분리 트렌치 에칭 종료 후 제거될 것이다. 분리 트렌치 에칭 깊이는 전체 오버에칭부를 갖는 실리콘 게르마늄층 (301) 에서 약간 하부인 것이 바람직하다. 상부 에피택셜 실리콘층 (302) 상에 장치를 제조하기 때문에, 실리콘 게르마늄 (301) 을 공기로 대체하므로 깊은 분리가 필요하지 않다. 분리 트렌치 오버에칭은 5 nm 내지 50 nm 가 될 수 있고, 바람직하게는 실리콘 게르마늄층 하부의 10 nm 이다.
도 7e 는 활성 영역 및 분리 트렌치 상에 증착되는 바람직하게는 실리콘 디옥사이드 또는 실리콘 니트라이드의 고정부층 (310) 을 나타낸다. 도 7f 는 고정부를 형성하는 포토리소그래피 단계를 나타낸다. 포토 레지스트 (311) 는 고정부 영역을 보호한다.
도 7g 는, 고정부 구조를 보호하는 포토 레지스트 패턴 (311) 에 의해 패턴화된 고정부층을 에칭하는 고정부 형성을 나타내며, 도 7h 는 포토 레지스트 (311) 를 스트립한 후의 고정부 구조를 나타낸다. 고정부 (312) 는 활성 영역의 게이트 폴리실리콘층 (304) 의 상부면과, 층 (304, 303, 302) 의 측벽에 접착된다. 또한, 고정부는 노출된 기판 실리콘 (300) 의 표면에 접착된다. 또한, 고정부는 실리콘 게르마늄의 측벽에 접착될 수 있지만, 실리콘 게르마늄이 에칭되기 때문에 고정부와 실리콘 게르마늄이 측벽 간의 접착이 중요하지는 않다.
도 7i 는 실리콘 게르마늄이 에칭된 후의 에어갭 (313) 형성을 나타낸다. 활성 영역 (304, 303, 302) 은 고정부 (312) 에 의해 에어갭 (313) 상에 지지된다.
도 7j 는 분리 트렌치를 충진하는 단계를 나타내며, 분리 트렌치를 완전하게 충진하고 에어갭을 충진하지 않는 것이 바람직하다. 도 7k 는 CMP 를 이용하여 폴리실리콘층 (304) 상에서 정지하는 평탄화 단계를 나타낸다. 충진된 분리 트렌치 (306) 및 고정부 잔존물 (312) 은 에어갭 (313) 상의 실리콘 활성 영역을 지지한다.
도 7l 은 다음의 옵션 단계인 제 2 폴리실리콘층 (321) 을 증착하는 단계를 나타내며, 도 7m 은 폴리실리콘층 (321) 상에 포토 레지스트 (322) 를 갖는 게이트 폴리실리콘을 형성하는 단계를 나타낸다. 제 2 폴리실리콘층 (321) 은 폴리실리콘 게이트를 필드 분리 영역까지 연장하도록 이용되고, 활성 영역 상의 제 1 폴리실리콘층 (304) 과 병합될 것이다.
도 7n 은 마스크로서 포토 레지스트 (322) 를 이용하는 폴리실리콘층 (321) 의 에칭을 통한 게이트 폴리실리콘 형성을 나타낸다. 게이트는 제 1 폴리실리콘층 (304) 및 게이트 옥사이드 (303) 을 관통하여 에칭되고 실리콘층 (302) 상에서 정지함으로써 형성된다. 도 7o 에서는 포토 레지스트 (322) 를 스트립한다.
게이트 폴리실리콘을 형성한 후, 도 7p 에 나타낸 바와 같은 종래의 CMOS 프로세스 기술을 이용하여 장치를 완성할 수 있다. SON 장치는 고정부 (312) 잔유물을 갖는 트렌치 분리 (306) 에 의해 분리되고, 에어갭 (313) 상에 완전하게 플로팅된다. 폴리실리콘 게이트 (321) 에 도핑 불순물을 주입하여 전도성을 증가시킬 수 있다. n+ 또는 P+ 과 같은 공지된 방법을 통한 도핑 불순물의 주입에 의하여 소오스 영역 (342) 및 드레인 영역 (341) 을 형성한다. 소오스 (342) 및 드레인 (341) 영역의 형성과 관련하여, LDD 영역 및 HALO 를 또한 형성할 수 있다. 본 발명의 SON 장치의 소오스 (342) 및 드레인 (341) 영역은 또한 에어갭 (313) 에 의해 실리콘 기판 (300) 으로부터 분리된다. 게이트 구조 (321, 304) 를 분리하기 위하여 게이트 스페이서 (349) 를 제조할 수 있다. 트랜지스터 구조는 n-채널 또는 p-채널 장치가 될 수 있다. 다음으로, 금속 공정을 실시하여 장치 제조를 완료한다. 옥사이드층 (344) 은 구조를 커버하고, 그 후, 금속 접속을 위하여 접촉홀을 에칭한다. 다음으로, 금속을 증착하여 소오스 전극 (346), 드레인 전극 (317), 및 게이트 전극 (345) 을 형성한다. 소오스, 드레인 및 폴리실리콘 게이트의 실리사이데이션을 적용할 수 있다.
또한, SON 장치의 소오스 및 드레인 영역은, 돌출된 소오스 및 드레인 기술에 의해 소오스 및 드레인 영역이 확장되어 트랜지스터의 직렬 저항을 감소시킬 수 있는 돌출된 소오스 및 드레인 영역이 될 수 있다. 이들 돌출된 소오스 및 드레인 프로세스를 Hsu 등의 미국 특허 제 6,368,960 호 "Double sidewall raised silicided source/drain CMOS transistor" 및 Sakiyama 등의 미국 특허 제 6,352,899 호 "Raised silicide source/drain MOS transistors having enlarged source/contact regions and method" 에서 발견할 수 있으며 참조로서 포함된다.
전술한 프로세스 시퀀스를 폴리실리콘 게이트를 갖는 장치에 적용할 수 있다. 또한, 본 발명에 따른 SON 장치 제조는, 구리, 알루미늄, 텅스텐, 니켈, 티타늄, 탄탈륨, 백금 또는 이들의 합금과 같은 금속으로 이루어진 금속 게이트를 갖는 장치에 적용될 수 있다. 금속 게이트 CMOS 프로세스를 분리된 플로팅 실리콘 활성 영역에 적용하여, 금속 게이트 전극을 갖는 장치를 제조할 수 있다. 금속 게이트 MOS 트랜지스터를 제조하는 프로세스는 Hsu 등의 미국 특허 제 6,274,421 호, "Mothod of making metal gate sub-micron MOS transistor" 에서 볼 수 있으며, 여기에 참조로서 포함된다.
전술한 프로세스 시퀀스의 변형예로, 고정부층 증착 전에 실리콘 게르마늄층 (301) 의 부분 에칭을 수행할 수 있다. 도 7d 에 나타낸 바와 같은 트렌치 분리 형성 후, 선택적인 실리콘 게르마늄 에칭을 수행할 수 있다. 도 7d1 은 도 7d 후의 추가적인 단계로서, 실리콘 게르마늄의 잔존부를 남기면서 실리콘 게르마늄을 에칭하여, 오목부 (340) 를 형성함으로써, 실리콘 활성 영역의 리프팅을 방지하는 단계를 나타낸다. 다음으로, 도 7e 에 나타낸 바와 같이 고정부층 (310) 증착 프로세스를 계속한다. 고정부층은 실리콘 게르마늄 에칭부의 갭을 충진하 지 않기 때문에, 갭의 충진을 방지하기 위해서는 고정부층의 PECVD 기술이 바람직하다.
또한, 전술한 프로세스 시퀀스의 변형예에서, 선택적인 실리콘 게르마늄층 (301) 을 형성한 후에 열 산화 단계를 적용할 수 있다. 열 산화 단계를 통해 열성장된 실리콘 디옥사이드로 에어갭을 부분적으로 또는 전체적으로 충진할 수도 있다. 실리콘 활성층 (302) 의 하부면 상에 열 성장된 실리콘 디옥사이드는 장치 성능을 개선시킬 수 있다.
본 발명에 따르면, 에어갭으로 실리콘 기판으로부터 분리되는 채널 영역, 소오스 및 드레인을 갖는 SON 장치를 제조하는 방법을 제공할 수 있다. 소오스, 드레인 및 채널 영역을 포함하는 SON MOSFET 장치는, 실리콘 활성 영역을 둘러싸는 트렌치 분리에 의해 다른 활성 실리콘 영역으로부터 완전하게 분리되며, 에어갭으로 실리콘 기판으로부터 분리되는, 분리된 플로팅 실리콘 활성 영역 상에 형성된다.

Claims (22)

  1. 반도체 기판 상에 분리된 플로팅 활성 영역을 제조하는 방법으로서,
    a) 상기 반도체 기판 상에, 적어도 희생층 및 캡층을 포함하는 멀티층 구조를 형성하는 단계;
    b) 상기 희생층의 깊이 또는 그 하부로의 깊이를 갖는 분리 트렌치에 의해 둘러싸인 활성 영역을 형성하는 단계;
    c) 상기 반도체 기판에 상기 활성 영역을 고정하기 위해 복수개의 고정부를 형성하는 단계; 및
    d) 상기 고정부가 완전하게 분리된 플로팅 활성 영역을 지지하도록, 상기 희생층을 선택적으로 에칭하는 단계를 포함하는, 분리된 플로팅 활성 영역의 제조 방법.
  2. 실리콘 기판 상에 분리된 플로팅 실리콘 활성 영역을 제조하는 방법으로서,
    a) 상기 실리콘 기판 상에, 적어도 실리콘 게르마늄층 및 실리콘층을 포함하는 멀티층 구조를 형성하는 단계;
    b) 상기 실리콘 게르마늄층에 또는 그 하부로의 깊이를 갖는 분리 트렌치에 의해 둘러싸인 실리콘 활성 영역을 형성하는 단계;
    c) 상기 실리콘 기판에 상기 실리콘 활성 영역을 고정하기 위한 복수개의 고정부를 형성하는 단계; 및
    d) 상기 고정부가 완전하게 분리된 플로팅 활성 영역을 지지하도록, 상기 실리콘 게르마늄층을 선택적으로 에칭하는 단계를 포함하는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 게르마늄층은 에피택셜 증착에 의해 형성되는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  4. 제 2 항에 있어서,
    상기 실리콘층은 에피택셜 증착에 의해 형성되는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  5. 제 2 항에 있어서,
    상기 b) 단계 후에,
    b1) 상기 실리콘 게르마늄층의 일부를 선택적으로 에칭하는 단계를 더 포함하는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  6. 제 2 항에 있어서,
    상기 d) 단계 후에,
    e) 상기 실리콘 게르마늄층의 선택적인 에칭 후 노출되는 실리콘 표면을 산화하는 단계로서, 상기 실리콘 게르마늄층의 선택적인 에칭에 의해 생성되는 에어갭을 부분 또는 전체적으로 충진하는 산화 단계를 더 포함하는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  7. 제 2 항에 있어서,
    상기 단계 d) 후에,
    f) 상기 분리 트렌치를 충진 및 평탄화하는 단계를 더 포함하는, 분리된 플로팅 실리콘 활성 영역의 제조 방법.
  8. 실리콘 기판 상의 분리된 플로팅 실리콘 활성 영역 상에 SON (silicon-on-nothing) 장치를 제조하는 방법으로서,
    a) 상기 실리콘 기판 상에, 적어도 에피택셜 실리콘 게르마늄층, 에피택셜 실리콘층, 게이트 유전체층, 및 캡층을 포함하는 멀티층 구조를 형성하는 단계;
    b) 상기 실리콘 게르마늄층 깊이 또는 그 하부로의 깊이를 갖는 분리 트렌치에 의해 둘러싸인 실리콘 활성 영역을 형성하는 단계;
    c) 상기 실리콘 기판에 상기 실리콘 활성 영역을 고정하기 위한 복수개의 고정부를 형성하는 단계;
    d) 상기 고정부가 완전하게 분리된 플로팅 활성 영역을 지지하도록, 상기 실리콘 게르마늄층을 선택적으로 에칭하는 단계;
    e) 상기 고립 트렌치를 충진 및 평탄화하는 단계; 및
    f) 상기 장치의 게이트, 소오스 및 드레인 영역을 형성하는 단계를 포함하는, SON 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 게르마늄층의 두께는 3 nm 내지 50 nm 인, SON 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 실리콘 게르마늄층 중 게르마늄 함량은 20 원자% 내지 60 원자% 인, SON 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 실리콘층의 두께는 3 nm 내지 100 nm 인, SON 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 분리 트렌치에 의해 둘러싸인 실리콘 활성 영역을 형성하는 단계는,
    포토리소그래피에 의해 상기 실리콘 활성 영역을 둘러싸는 분리 트렌치를 형성하는 단계; 및
    포토리소그래피 형성 구조에 의해 보호되지 않는 영역을 에칭하는 단계를 포함하는, SON 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 트렌치 분리 에칭은 반응성 이온 에칭에 의해 수행되는, SON 장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 분리 트렌치 깊이는 상기 실리콘 게르마늄층 하부의 5 nm 내지 50 nm 인, SON 장치의 제조 방법.
  15. 제 8 항에 있어서,
    상기 고정부를 형성하는 단계는,
    고정부층을 증착하는 단계;
    포토리소그래피에 의해 고정부 구조를 형성하는 단계; 및
    포토리소그래피 형성 구조에 의해 보호되지 않은 영역을 에칭하는 단계를 포함하는, SON 장치의 제조 방법.
  16. 제 8 항에 있어서,
    상기 실리콘 게르마늄층 에칭은 습식 에칭 프로세스로 수행하는, SON 장치의 제조 방법.
  17. 제 8 항에 있어서,
    상기 실리콘 게르마늄층 에칭은 반응성 이온 에칭 프로세스로 수행하는, SON 장치의 제조 방법.
  18. 제 8 항에 있어서,
    상기 단계 b) 후에,
    b1) 상기 실리콘 게르마늄층의 일부분을 선택적으로 에칭하는 단계를 더 포함하는, SON 장치의 제조 방법.
  19. 제 8 항에 있어서,
    상기 d) 단계 후에,
    d1) 상기 실리콘 게르마늄층의 선택적인 에칭 후 노출되는 실리콘 표면을 산화하는 단계로서, 상기 실리콘 게르마늄층의 선택적인 에칭에 의해 생성되는 에어갭을 부분 또는 전체적으로 충진하는 산화 단계를 더 포함하는, SON 장치의 제조 방법.
  20. 제 8 항에 있어서,
    상기 SON 장치의 소오스 및 드레인 영역은 돌출된 소오스 및 드레인 영역인, SON 장치의 제조 방법.
  21. 제 8 항에 있어서,
    상기 SON 장치는 폴리실리콘 게이트를 갖는, SON 장치의 제조 방법.
  22. 제 8 항에 있어서,
    상기 SON 장치는 금속 게이트를 갖는, SON 장치의 제조 방법.
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