JP2007501524A - 全体的な設計目標を達成すべく、半導体デバイス中のキャリア移動度の可変な半導体デバイス - Google Patents
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Abstract
Description
したがって、FET性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
これらの優れた特性は、ダブルゲートMOSFETが従来のMOSFETのようにチャネルの片側だけではなくチャネルの2つの側にゲート電極を有することから生ずる。
2つのゲートがある場合、ドレインによって生成される電界はチャネルのソース端からより遮断される。また、2つのゲートはシングルゲートのおよそ2倍の電流を制御することができ、これによりスイッチング信号がより強くなる。
FinFETは、バーティカルフィン(vertical fin)中に形成されるバーティカルチャネルを含んでいる。このFinFET構造は、従来のプレーナ型のMOSFETで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
絶縁層上に、第1フィンを含む第1デバイスを形成してもよい。この第1フィンは、絶縁層上に形成され第1フィン・アスペクト比を有し得る。絶縁層上に、第2フィンを含む第2デバイスを形成してもよい。この第2フィンは、絶縁層上に形成され第1フィン・アスペクト比と異なる第2フィン・アスペクト比を有し得る。
この第1デバイスは、絶縁層上に形成され、第1高さおよび第1幅を有する第1フィンを含むことができる。この第1デバイスはまた、第1フィンの少なくとも3つの側面に形成される第1絶縁層、および第1ゲートを含み得る。
第2デバイスは絶縁層上に形成される。この第2デバイスは、絶縁層上に形成される。この第2デバイスは、絶縁層上に形成され、第2高さおよび第2幅を有している第2フィンを含んでいる。この第2デバイスはまた、第2フィンの少なくとも3つの側面に形成される第2絶縁層、およびこの第2絶縁層に隣接する第2ゲートを含み得る。
第1高さおよび第1幅の第1比は、第2高さおよび第2幅の第2比と異なる。
このN型デバイスは、絶縁層上に形成され、第1高さおよび第1幅を有する第1フィンを含み得る。P型デバイスは、絶縁層上に形成され得る。このP型デバイスは、絶縁層上に形成され、第2高さおよび第2幅を有している第2フィンを含み得る。第2幅は、第1幅の所定倍であり得る。N型デバイスのキャリア移動度がP型のデバイスのキャリア移動度とほぼ等しいように、第1高さおよび第2高さを形成してもよい。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
図1等においては1つのデバイス100を示すが、半導体分野における当業者は、ここに記載されるプロセスを使用して、半導体デバイス100と同時に同じウェーハ(またはウェーハの一部、チップ等)上に他のデバイス(例えば、図7の半導体デバイス710、720等)を形成してもよいことを理解するであろう。
図1を参照して、半導体デバイス100は、シリコン基板110、埋込酸化膜120、および埋込酸化膜120上のシリコン層130を含んだSOI(silicon on insulator)構造を含んでいてもよい。埋込酸化膜120およびシリコン層130を、従来の方法により基板110上に形成してもよい。
シリコン層130は、約300Åから約1500Åの範囲の厚みを有する多結晶シリコン、または単結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層130は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
例示的な実施形態においては、絶縁層140は約150Åから約700Åの範囲の厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク150を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。このフォトレジスト材料は、任意の従来方法によりたい積すると共にパターン化することができる。
このフィンを形成した後、(例えば半導体材料のたい積またはエピタキシャル成長によって)フィンの各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、例示的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
あるいは、フィンを形成するのと同じフォトリソグラフィプロセスでこのソースおよびドレイン領域を形成してもよい。
本発明の例示的な実施形態によれば、ソース領域220およびドレイン領域230は、埋込酸化膜120上のフィン構造210の端部に隣接するように形成することができる。
その後、ソース/ドレイン領域220、230を活性化すべく、活性アニーリングを実行することができる。
図3Aは、例示的な実施形態による図2Aおよび図2Bの構造210からのダブルゲートFinFET300の形成を示す断面図である。
図3Aに示すように、フィン130の露出した側面上に比較的薄いゲート酸化膜310を形成することができる。例えば、ゲート酸化膜310をフィン130上に熱成長させてもよい。ゲート酸化膜310を、フィン130の側面上に約50Åから約150Åの厚さに成長させてもよい。
例示的な実施形態の一例においては、ゲート材料層320は、従来の化学蒸着法(CVD)またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層320のゲート材料として使用してもよい。
生成されたデバイス300を、広く「ダブルゲートFinFET」と呼ぶことができる。
図3Aおよび図3Bには示していないが、ゲート材料層320のエッチングを容易にすべく、ゲート材料層320をプレーナ化してもよいし、底反射防止膜(BARC)および場合によってはトップ反射防止(TAR)膜(図示しない)をプレーナ化したゲート材料層320にたい積してもよい。
半導体分野における当業者に理解されるであろうように、プレーナ化したゲート材料層320およびBARC層は、上に重なるフォトレジスト層をより正確にパターン化することを容易にすることができる。
その結果、約20nmから約50nm程の小さい寸法を有するゲート構造330のクリティカルディメンション(CD)(すなわち、ゲート寸法のような最小フィーチャサイズ)を形成することができる。
ゲート構造330の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
フィン130の上面にある比較的厚い絶縁キャップ140により、フィン130の上面にチャネルが形成されないようになっている。
フィン130の2つの側壁に沿ったゲート材料320が、フィン130の側壁に沿った2つのチャネルを制御する2つのゲート(すなわち”ダブルゲート”)を構成するので、フィン130の側壁に沿った2つのチャネルは、ダブルゲートFinFET300の「ダブルゲート」という呼び方がされる。
フィン130の側壁の結晶配向が共通かつ垂直であるので、ダブルゲートFinFET300のフィン130の幅を変更しても、フィン130の多数キャリアのモビリティ(すなわちN型デバイスにおける電子、P型デバイスにおけるホール)に影響を与えない。
多数キャリヤのモビリティは、ダブルゲートFinFET300のフィン130の2つの側壁の共通の結晶配向(例えば、配向<110>)によってもっぱら決定される。
図4Aは、本発明の実施形態による図2Aおよび図2Bの構造210からのπゲート(パイゲート)FinFET400の形成を示す断面図である。
まず、(例えば選択エッチングによって)フィン130上の絶縁キャップ140を除去し、埋込酸化膜120上に被覆されていないフィン130を残す。
図4Aに示すように、フィン130の露出した上面および側面に比較的薄いゲート酸化膜410を形成することができる。例えば、ゲート酸化膜410をフィン130上に熱成長させてもよい。ゲート酸化膜410を、フィン130の上面および側面上に約50Åから約150Åの厚さに成長させてもよい。
例示的な実施形態の一例においては、ゲート材料層420は、従来の化学蒸着法(CVD)またはその他周知の技術を使用してたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層420のゲート材料として使用してもよい。
図3Aでは示されていないが、上述したように、後のゲート形成を容易にすべく、図4Aに示すようにゲート材料層420をプレーナ化してもよい。
生成されたデバイス400を、広く「πゲートFinFET」と呼ぶことができる。
図4Aおよび図4Bには示していないが、ゲート材料層420のエッチングを容易にすべく、底反射防止膜(BARC)および場合によってはトップ反射防止(TAR)膜(図示しない)をプレーナ化したゲート材料層420にたい積してもよい。
上述したように、プレーナ化したゲート材料層420およびBARC層は、下位ゲートCDを形成し易くする。
ゲート構造430の電極部分は、ゲート部分をバイアスする、またはゲート部分を制御する、アクセス可能な電気コンタクトを提供してもよい。
フィン130の2つの側壁と上面に沿ったゲート材料420が、フィン130の側壁および上面に沿った3つのチャネルを制御する3つのゲート(すなわち、π型に)を構成するので、フィン130の2つの側壁と上面に沿った3つのチャネルは、πゲートFinFET400の「πゲート」という呼び方がされる。
フィン130のチャネルの結晶配向が異なるので、ダブルゲートFinFET300と異なり、πゲートFinFET400のフィン130の幅および(または)高さを変更すると、フィン130の多数キャリアのモビリティに影響を与える。
この点に関して、フィン130についての「フィン・アスペクト比」をH/W(Hがフィン130の高さで、Wがフィン130の幅)として形成することが有用である。図4Aには、πゲートFinFET400のフィン130の高さHと幅Wを示される。
2つの異なる結晶方向に沿ったチャネルを有するフィン130については、全体的なキャリア移動度は、フィン130の側面および上面のキャリア移動度の「平均」であり得る。
ここで使用される「平均」という用語は、フィン130の側壁および上面のキャリア移動度を重み付けして組み合わせることをも意味するように緩やかに解釈されるべきであって、厳密な数学的な平均ではないことを注目すべきである。
このフィン130の全体的なモビリティは、フィン130の側面のチャネルとフィン130の上面のチャネルの端部とが近いとなった様々な物理的原因により正確な数学的定義ができない可能性がある。
このフィン130の全体的なキャリア移動度は、その結晶配向によりフィン130の上面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比H/Wが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、πゲートFinFET400のフィン130の所望する全体的なキャリア移動度を達成するための、フィン130のフィン・アスペクト比H/Wに対する適切な調整(すなわち、どちらの方向をどれだけ高くするか、または低くするか)を、当業者であれば特段の実験をすることなくできるであろう。
例えば、フィン130のフィン・アスペクト比H/Wに対する適切な調節は、使用される特定の製造プロセス/材料に基づくものであってもよいし、様々なテストデバイスの構築および(または)デバイス・モデリングにより、不要な実験をしないで決定してもよい。
図5Aは、本発明の実施形態による図2Aおよび図2Bの構造210からのuゲートFinFET500の形成を示す断面図である。
図5Aに示すように、埋込酸化膜120の部分を除去するのに従来のエッチングケミストリを使用することができる。このエッチングの間、フィン130の下の埋込酸化膜120の部分を除去することができる。フィン130より下の側面のアンダーカットは、フィン130より下の埋込酸化膜120をさらにエッチングする後のプロセスを促進するのに使用することができる。
図3Bに示すように、フィン130より下に位置する埋込酸化膜120を貫通する横方向のエッチングを実行すべく、典型的な実施形態の1つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
フィン130は、図5Bに示す断面の埋込酸化膜120の上に、実質的にサスペンド(浮遊)されている。
しかしながら、フィン130の端部はまだ埋込酸化膜120に付着しており、図5Bに示すフィン210のサスペンドされた部分は、ソース/ドレイン領域220、230のそれぞれと隣接するフィン210の端部において埋込酸化膜120に支持される。
ゲート材料層520は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法(CVD)を使用して、約500Åから約1000Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層320のゲート材料として使用してもよい。
図5Cに示すように、フィン130のチャネル領域のゲート材料層520の断面はU字型である。またゲート材料は、フィン130の2つの側面および下面において、フィン130を取り囲む。
一方、フィン130の上面は、絶縁キャップ140によって被覆される。
例えば、図5Dは、ゲート電極530、540を形成した後の、本発明のuゲートFinFET500の上面図を示す。
図示のように、uゲートFinFET500は、フィン130の側面および底面を囲むゲート材料520(図5C)、およびゲート電極530、540を有する構造を含んでいる。簡略化のため、フィン210の側面および下面を取り囲むゲート絶縁膜410は、図7に図示していない。
フィン130の2つの側壁と底面に隣接するゲート材料520が、フィン130の側壁および底面に沿った3つのチャネルを制御する3つのゲート(すなわち、U型に)を構成するので、フィン130の2つの側壁と底面に沿った3つのチャネルは、uゲートFinFET500の「uゲート」という呼び方がされる。
フィン130のチャネルの結晶配向が異なるので、πゲートFinFET400と同様に、uゲートFinFET500のフィン130のアスペクト比H/Wを変更すると、フィン130の多数キャリアのモビリティに影響を与える。
実際上、アスペクト比H/Wに基づくuゲートFinFET500のフィン130の全体的なモビリティは、(必ずしも一致しないが)上述したπゲートFinFET400のフィン130の全体的なモビリティとの関連性が高い。
この類似性は、第3チャネルがフィン130の上面または底面に位置するかの違いを有する、π型ゲートとu型ゲートの間の構造の類似によるものである。
このフィン130の全体的なキャリア移動度は、その結晶配向によりフィン130の底面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比H/Wが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、uゲートFinFET500のフィン130の所望する全体的なキャリア移動度を達成するための、フィン130のフィン・アスペクト比H/Wに対する適切な調整を、当業者であれば特段の実験をすることなくできるであろう。
図6Aは、本発明の実施形態による図2Aおよび図2Bの構造210からのラウンドゲートFinFET600の形成を示す断面図である。
図5Aについて上述したように、埋込酸化膜120の部分を除去するのに従来のエッチングケミストリを使用することができる。
その後、フィン130より下の埋込酸化膜120の一部を横にエッチングすべく、第2のエッチングを実行してもよい。
図5Bに示すように、フィン130より下に位置する埋込酸化膜120を貫通する横方向のエッチングを実行すべく、典型的な実施形態の1つにおいては、例えば高圧力のHBrを使用する等方性エッチングを実行してもよい。
フィン130は、図5Bに示す断面の埋込酸化膜120の上に、実質的にサスペンド(浮遊)されている。
次に、フィン130上にゲート絶縁層を形成することができる。例えば、図6に示すように、ゲート絶縁層として働く薄いゲート酸化膜610を、フィン130の露出した全面に熱成長させてもよい。ゲート酸化膜610を、約10Åから約30Åの厚さに成長させてもよい。一方、フィン130の上面は、絶縁キャップ140により保護される。
ゲート材料層620は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法(CVD)を使用して、約500Åから約1000Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属をゲート材料として使用してもよい。
例えば、図6Bは、ゲート電極630を形成した後の、本発明のラウンドゲートFinFET600の上面図を示す。
図示のように、ラウンドゲートFinFET600は、フィン130の4つの全ての側面を囲むゲート材料620(図6A)、およびゲート電極630を有する構造を含んでいる。
フィン130の2つの側壁、上面、および底面に隣接するゲート材料620が、フィン130の側壁および底面に沿った4つのチャネルを制御するフィン130を”取り囲む(around)”4つのゲートを構成するので、フィン130の2つの側壁、上面、および底面に沿った4つのチャネルは、ラウンドゲートFinFET600の「ラウンドゲート」という呼び方がされる。
フィン130のチャネルの結晶配向が異なるので、πゲートFinFET400およびuゲートFinFET500と同様に、ラウンドゲートFinFET600のフィン130のアスペクト比H/Wを変更すると、フィン130の多数キャリアのモビリティに影響を与える。
実際上、アスペクト比H/Wに基づくラウンドゲートFinFET600のフィン130の全体的なモビリティは、少なくとも、ラウンドゲートのFinFET600のフィン130がπゲートFinFET400およびuゲートFinFET500より1つ多い水平方向のチャネルを有するので、πゲートFinFET400およびuゲートFinFET500と多少異なる振る舞いをする可能性がある。
このフィン130の全体的なキャリア移動度は、その結晶配向によりフィン130の上面/底面と側面のどちらがより高いキャリア移動度を有するかにより、フィン・アスペクト比H/Wが増加するにつれて増加または低減する。
しかしながら、ここでの開示に基づき、ラウンドゲートFinFET600のフィン130の所望する全体的なキャリア移動度を達成するための、フィン130のフィン・アスペクト比H/Wに対する適切な調整を、当業者であれば特段の実験をすることなくできるであろう。
図7は、本発明の例示的な実施例によるFinFETデバイス710、720および730を含むウェーハの概略的な上面図である。
埋込酸化膜120はウェーハ(またはチップ)を示す。このウェーハの上には図示の3つのデバイス710、720および730が形成される。
デバイス710、720および730のうち少なくとも2つのデバイスの全体的なキャリア移動度が異なり得る。
デバイス710、720および730はすべてπゲートFinFET400、uゲートFinFET500、およびラウンドゲートFinFET600のいずれかのタイプのデバイスとすることができる。
あるいは、デバイス710、720および730は、ダブルゲートFinFET300、πゲートFinFET400、uゲートFinFET500およびラウンドゲートFinFET600のうち、複数の異なるタイプのデバイスを含み得る。
例えば、ダブルゲートFinFET300と、πゲートFinFET400、uゲートFinFET500およびラウンドゲートFinFET600の1つは同じフィンアスペクト比H/Wを有し得るが、それにも関わらず、FinFET400/500/600のさらなる垂直方向のチャネルにより、これらの全体的なキャリア移動度はどれも異なる。
例えば、全体的なキャリア移動度は、デバイス710/720のタイプに基づき異なり得る。
本発明の実施形態の一例においては、NMOSデバイスを、選択されたフィン・アスペクト比による全体的なキャリア移動度を有するようにし、同じウェーハ/チップ上のPMOSデバイスは、これとは異なるように選択されたフィン・アスペクト比による全体的なキャリア移動度を備えるものとする。これにより、NMOSデバイスのキャリア移動度がPMOSデバイスのキャリア移動度よりも大きさにおいて(すなわち、絶対値)より大きくなるように形成することができる。
あるいは、PMOSデバイスを、同じウェーハ/チップ上のNMOSデバイスの全体的なキャリア移動度より絶対値においてより大きい全体的なキャリア移動度で形成してもよい。
あるいは、デバイスの全体的なキャリア移動度がほぼ等しくなるように、NMOSデバイス(例えばデバイス710)およびPMOSデバイス(例えばデバイス720)のフィン・アスペクト比を選択してもよい。
例えば単一の回路素子内において、1つのFinFETデバイス710は第1フィン・アスペクト比H/W1を持ち得る。
回路素子内の他のFinFETデバイス720は、デバイス710/720間の駆動電流のバランスをとるために、第2フィン・アスペクト比H/W2を持ち得る。
本発明のある実施形態においては、(例えば図7のデバイス710のソース/ドレイン領域をデバイス720のドレイン/ソースに接続することによって)回路素子のデバイス710および720の異なるアスペクトのフィンを、電気的に接続してもよい。
例えば、1つの回路素子は1つ以上のFinFETデバイスを含んでいてもよい。また、FinFETデバイス710は第1フィン・アスペクト比H/W1を有し、このアスペクト比により定まる第1の全体的なキャリア移動度を有する。
分離した回路素子は、第2フィン・アスペクト比H/W2を有し、このアスペクト比により定まる第2の全体的なキャリア移動度を有する1つ以上のFinFETデバイス720を含み得る。
例えば、デバイス710および720は、それぞれCMOSデバイスのNMOSとPMOSの構成部分であり得る。
さらに、PMOSチャネル幅がNMOSチャネル幅に対して2:1の比率を有するような(単なる例示である)、既存のデザイン・ルールが存在していることがあるので、この方法により配置される、典型的な、プレーナMOSFETデバイスの駆動電流は、既存の関係を有している。
デバイス710および720の駆動電流の既存の関係を維持している一方で、デバイス710および720のフィン・アスペクト比を調整することにより、チャネル幅の比率を(例えば3:2に)異なるようにすることができる。
すなわち、デバイス710および720のそれぞれの幅W1、W2が3:2の比率を持つようにすることができ、デバイス710および720のそれぞれの高さH1およびH2を調整し、それぞれのフィン・アスペクト比H1/W1およびH2/W2が既存の駆動電流関係を得られるようにしてもよい。
すなわち、デバイス710および720のそれぞれの幅W1、W2が2:1の比率を有するようにすることができ、デバイス710および720のそれぞれの高さH1およびH2を調整し、それぞれのフィン・アスペクト比H1/W1およびH2/W2が新しい駆動電流関係(例えばデバイス710/720間の駆動電流が等しい関係)を生成するようにしてもよい。
同様に、フィン130の選択的なマスキングおよび露出している他のフィン130をエッチングしてこれらの高さを低くすることにより、異なるデバイス710/720のフィンの高さ(例えば、高さH1およびH2)が選択され得る。
生成した構造は、短チャネル耐性に優れているので有利である。さらに、本発明はフレキシビリティを増加すると共に、従来のプロセスに容易に統合することができる。
いくつかの実施形態においては、上述した他のものとは異なるラウンドゲートFinFETを形成することが望ましい。
図8Aないし図8Cは、本発明の他の実施形態によるラウンドゲートFinFET800の形成を示す断面図である。
図8Aは、(図2Bと同じように)フィンを形成した後のプロセス段階を示す断面図である。第1絶縁層830、第2絶縁層820、および基板810上にシリコン・フィン840を形成することができる。図8Aには示していないが、(図2Aと同じように)フィン840の一方の端部はソース及びドレイン領域と接続されている。
フィン840は、第2絶縁層820上に、実質的にサスペンド(浮遊)されている。
しかしながら、フィン840の端部はまだ第1絶縁層830に付着しており、図8Bに示すフィン840のサスペンドされた部分は、図示しないソース/ドレイン領域に隣接するフィン840の端部において第1絶縁層830に支持される。
ゲート材料層860は、後に形成されるゲート電極のゲート材料を含んでいるとともに、従来の化学蒸着法(CVD)を使用して、約500Åから約1000Åの範囲の厚みにたい積されたポリシリコンを含んでいてもよい。あるいは、ゲルマニウムまたはシリコンおよびゲルマニウムの組合わせのような他の半導体材料、または様々な金属を、層320のゲート材料として使用してもよい。
その後、ここに記載したように、ゲート材料層860をラウンドゲートFinFET800のゲートおよびゲート電極にパターン化することができる。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
ここに使用される、「ある(a)」と言う言葉は、1つ以上のものを含むように意図される。1つのものを示すような場合には「1つの(one)」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
Claims (10)
- 基板(110)と、
前記基板(110)上に形成される絶縁層(120)と、
前記絶縁層(120)上に形成されるとともに、第1フィンアスペクト比を有する第1フィン(130)を含む、前記絶縁層(120)上に形成される第1デバイス(710)と、
前記絶縁層(120)上に形成されるとともに、前記第1フィンアスペクト比と異なる第2フィンアスペクト比を有する第2フィン(130)を含む、前記絶縁層(120)上に形成される第2デバイス(720)と、
を含む、半導体デバイス(100)。 - 前記第1デバイス(710)はNMOSデバイスであり、前記第2デバイス(720)はPMOSデバイスである、請求項1記載の半導体デバイス(100)。
- 前記第1デバイス(710)および前記第2デバイス(720)は、単一の回路素子に含まれる、請求項1記載の半導体デバイス(100)。
- 前記第1デバイス(710)の前記第1フィン(130)の第1キャリア移動度は、前記第2デバイス(720)の前記第2フィン(130)の第2キャリア移動度と異なる、請求項1記載の半導体デバイス(100)。
- 前記第1デバイス(710)は、
前記第1フィン(130)の少なくとも3つの面上に形成される第1ゲート絶縁層(410)(510)(610)と、
前記第1フィン(130)の少なくとも3つの面上に形成される第1ゲート材料層(420)(520)(620)と、
をさらに含んでおり、
前記第2デバイス(720)は、
前記第2フィン(130)の少なくとも3つの面上に形成される第2ゲート絶縁層(410)(510)(610)と、
前記第2フィン(130)の少なくとも3つの面上に形成される第1ゲート材料層(420)(520)(620)と、
をさらに含む、請求項1記載の半導体デバイス(100)。 - 前記第1ゲート絶縁層(610)と前記第1ゲート材料層(620)は、前記第1フィン(130)の4つの面上に形成される、請求項5記載の半導体デバイス(100)。
- 前記第2ゲート絶縁層(610)と前記第2ゲート材料層(620)は、前記第2フィン(130)の4つの面上に形成される、請求項6記載の半導体デバイス(100)。
- 絶縁層(120)と、
前記絶縁層(120)上に形成され、第1高さおよび第1幅を有する第1フィン(130)、前記第1フィン(130)の少なくとも3つの面上に形成される第1ゲート絶縁層(410)(510)(610)、および前記第1ゲート絶縁層(410)(510)(610)に隣接する第1ゲート(430)(530)(630)を含む、前記絶縁層(120)上に形成される第1デバイス(710)と、
前記絶縁層(120)上に形成され、第2高さおよび第2幅を有する第2フィン(130)、前記第2フィン(130)の少なくとも3つの面上に形成される第2ゲート絶縁層(410)(510)(610)、および前記第2ゲート絶縁層(410)(510)(610)に隣接する第2ゲート(430)(530)(630)を含む、前記絶縁層(120)上に形成される第2デバイス(720)と、
を含み、前記第1高さと前記第1幅の第1比は、前記第2高さと前記第2幅の第2比と異なる、
半導体デバイス(100)。 - 前記絶縁層(120)上に形成され、第3高さおよび第3幅を有する第3フィン(130)、前記第3フィン(130)の少なくとも3つの面上に形成される第3ゲート絶縁層(410)(510)(610)、および前記第3ゲート絶縁層(410)(510)(610)に隣接する第3ゲート(430)(530)(630)を含む、前記絶縁層(120)上に形成される第3デバイス(730)をさらに含んでおり、
前記第3高さと前記第3幅の第3比は、前記第1比および前記第2比と異なる、請求項8記載の半導体デバイス(100)。 - 絶縁層(120)と、
前記絶縁層(120)上に形成され、第1高さおよび第1幅を有する第1フィン(130)を含む、前記絶縁層(120)上に形成されるN型デバイス(710)と、
前記絶縁層(120)上に形成され、第2高さおよび第2幅を有する第2フィン(130)を含む、前記絶縁層(120)上に形成されるP型デバイス(720)と、
を含んでおり、
前記第2幅は、前記第1幅の所定倍であり、
前記N型デバイス(710)のキャリア移動度が前記P型デバイス(720)のキャリア移動度とほぼ等しいように、前記第1高さおよび前記第2高さが形成される、
半導体デバイス(100)。
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