KR20040102223A - 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법과그 방법에 의해 제조된 반도체 기판 및 반도체 장치 - Google Patents

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법과그 방법에 의해 제조된 반도체 기판 및 반도체 장치 Download PDF

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KR20040102223A KR10-2004-7018010A KR20047018010A KR20040102223A KR 20040102223 A KR20040102223 A KR 20040102223A KR 20047018010 A KR20047018010 A KR 20047018010A KR 20040102223 A KR20040102223 A KR 20040102223A
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Abstract

저비용으로 고품질의 SON 반도체 기판의 제조 방법을 제공하고, 또한 이 반도체 기판의 제조 방법을 공정 중에 함으로써 고성능의 반도체 장치의 제조 방법을 제공한다. 기판의 미리 정해진 영역에 선택적으로 이온을 주입하고, 그 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성한다. 그 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 인접하는 미소 공동끼리를 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성한다.

Description

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법과 그 방법에 의해 제조된 반도체 기판 및 반도체 장치{SEMICONDUCTOR SUBSTRATE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR DEVICE MANUFACTURED BY THE METHODS}
현재, M0S형의 트랜지스터에 있어서의 누설 전류를 삭감하기 위해서, Si 기판 내의 미리 정해진 영역에 공동을 매립한 SON(Silicon-On-Nothing) 기판이 개발되어 있다.
이 SON 기판의 제조 방법의 일례가, 일본 특개2001-144276에 개시된다. 도1A 내지 도 1D는, SON 기판의 제1 종래 제조 방법에 관련된 각 공정에서의 SON 기판의 부분 종단면도이다. 하드 마스크를 이용한 리소그래피 기술과 이방성 에칭 기술을 조합하여 이용하여, 높은 어스펙트비를 갖는 트렌치를 Si 기판에 형성하고, 또한 그 후, 수소 100%의 분위기에서 고온 열처리를 행한다.
즉, 도 1A에 도시한 바와 같이, 마스크재(121)를 실리콘 기판(124) 위에 형성하고, 또한 해당 마스크재(121) 위에 레지스트 패턴(122)을 형성한다.
도 1B에 도시한 바와 같이, 레지스트 패턴(122)을 마스크로 하여, 마스크재(121)를 이방성 에칭에 의해 패터닝하고, 레지스트 패턴(122)의 패턴을 마스크재(121)에 전사한다. 레지스트 패턴(122)을 박리한 후, 마스크재(121)를 마스크로서 사용하고, 이방성 에칭에 의해 실리콘 기판(124)을 패터닝하고, 2차원적으로 배열한 복수의 트렌치(120)를 실리콘 기판(124)의 상부 영역에 형성한다.
도 1C 및 도 1D에 도시한 바와 같이, 마스크재(121)를 제거한 후, 수소 100%의 분위기에서 고온 열처리를 행한다. 이로써, 각 트렌치(120)의 개구부가 닫혀지고, 복수의 작은 공동(126)이 실리콘 기판(124) 내에 형성되고, 또한 해당 복수의 작은 공동(126)이 일체화함으로써, 1개의 평판 형상의 공동(125)이 실리콘 기판(124) 내에 형성된다.
또한, SON 기판의 제조 방법의 다른 예가, 아이트리플이 트랜잭션 온 일렉트론 디바이시즈, 제47권(11호) 2179 페이지 내지 2187 페이지(2000년 11월호)에 개시된다. 도 2A 내지 도 2C는, SON 기판의 제2 종래 제조 방법에 관련된 각 공정에서의 SON 기판의 부분 종단면도이다. Si 기판 위에 SiGe막 및 Si막을 순서대로 에피택셜 성장으로 형성하고, 에칭을 위한 구멍을 Si막에 형성하고, 해당 구멍을 통해 SiGe막을 선택적으로 에칭 제거함으로써, Si막 아래에 공동을 형성한다.
즉, 도 2A에 도시한 바와 같이, 실리콘 기판(132) 위에 SiGe막(130)을 에피택셜 성장으로 형성하고, 또한 SiGe막(130) 위에 Si막(131)을 에피택셜 성장으로 형성한다.
도 2B에 도시한 바와 같이, 에칭을 위한 구멍(133)을 Si막(131) 내에 형성한다.
도 2C에 도시한 바와 같이, Si막(131)의 구멍(133)을 통해 SiGe막(130)을 선택적으로 에칭 제거하여, Si 막 아래에 공동을 형성한다.
한편, 상기 SON 반도체 기판과는 별도로, Si 기판 중에 부분적으로 산화물(주로 이산화규소)로 이루어지는 절연층을 형성한 기판, 이른바 SOI(Silicon-On-In sulator) 기판도 이미 개발되어 있다.
해당 SOI 기판을 가장 간단히 제조하는 종래 방법은, SIM0X 프로세스(Separ ation-By-Implanted-Oxygen)를 응용하는 것이다. 이 방법은, SiO2마스크 등의 마스크를 이용하여, 실리콘 기판의 소정의 영역에만 선택적으로 0+이온을 주입하고, 통상의 SIM0X 프로세스와 동일하게 고온 열처리를 가함으로써 실리콘 기판의 소정의 영역에 부분적으로 SOI 구조를 형성하는 방법이다.
그러나, 도 1A 내지 도 1D에 도시하는 상술한 제1 종래 제조 방법은, 이하와 같은 문제점을 갖는다.
첫째로, 복수의 트렌치(120)를 형성하기 위해서, 에칭 마스크로 되는 막(121)(예를 들면 SiO2막)을 퇴적한 후 레지스트(122)를 도포하고, 노광에 의해 레지스트(122)를 가공한 후 마스크(121)를 가공한다. 또한, 포토 레지스트(123)를 제거한 후, 마스크(121)를 이용하여 Si 기판(124)에 복수의 깊은 트렌치(120)를 형성하고, 그 후, 마스크(121)를 제거하고 나서 고온에서의 열처리를 행하여 1개의 평판 형상의 공동(125)을 형성하기 때문에, 공정이 매우 복잡하다.
둘째로, 각 트렌치(120)는 통상 어스펙트비가 5를 넘게 되는 매우 높은 어스펙트비를 가지며, 개구부가 좁고 또한 매우 깊은 형상일 필요가 있어, 이러한 고 어스펙트비를 갖는 깊은 트렌치(120)를 형성하기 위한 에칭에는 어려운 기술을 필요로 한다.
셋째로, 이러한 고 어스펙트비를 갖는 깊은 트렌치를 형성하기 위한 에칭은, 통상, 에칭 프로세스에 수반되는 오염이 심각한 문제로 된다. 즉, 깊은 트렌치의 내부를 세정할 필요가 있는데, 이러한 세정은 대단히 어려운 기술을 필요로 할 뿐 아니라, 그 세정을 행하여도 통상 완벽하게는 오염 제거를 달성하지 못할 가능성이 있다.
넷째로, 수소 100%의 분위기에서, 또한 고온에서 열처리를 행할 필요가 있어, 자칫하면 폭발의 위험을 수반할 가능성이 있다.
한편, 도 2A 내지 도 2C에 도시하는 상술한 제2 종래 제조 방법은, 이하와 같은 문제점을 갖는다.
첫째로, 번잡하고 또한 고비용 프로세스로서 주지의 에피택셜 성장법에 의해, SiGe막(130) 및 Si막(131)으로 이루어지는 2층 구조를 기판(132) 위에 형성할 필요가 있다.
둘째로, 이들 에피택셜 성장으로 얻어지는 것은 격자 상수가 서로 다른 물질로 이루어지는 다층 구조로서, 결정 결함이나 왜곡이 도입되기 쉽다.
셋째로, 통상의 Si-LSI 프로세스에서는 오염원으로서 디바이스 특성을 열화시키는 것으로 알려져 있는 Ge가 포함되어 있고, 더구나 공동이 형성된 영역 이외의 영역에는 Ge가 고농도로 잔존한다.
이와 같이, 종래 공지의 기술로 SON 기판을 작성하면, 복잡한 프로세스를 필요로 하여, 결과적으로 코스트가 높아지고, 또한 오염 물질이 잔류하여 디바이스 특성에 악영향을 끼치는 등의 많은 문제를 야기한다.
또한, 종래부터의 SIM0X를 응용한 SOI 기판의 제조 방법도 이하와 같은 문제를 야기한다.
첫째로, 패턴 엣지부에서는, Si막이나 SiO2막에 융기나 함몰 등의 특이한 형상이 보이고, 동시에 다수의 결함이 발생한다.
둘째로, 얻어진 반도체 기판의 표면에는, 부분 SOI 구조가 형성된 영역과 형성되어 있지 않은 영역의 사이에서 단차가 발생한다. 즉, 표면 평탄성을 담보할 수 없다.
이와 같이, 종래 공지의 기술로 부분 SOI 기판을 작성하면, 기판 내부에는결함이 발생하여, 반도체 기판 표면의 평탄성을 담보하기가 더욱 어렵다.
<발명의 개시>
따라서, 본 발명의 주된 목적은, 상술한 문제가 없는 SON 반도체 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 낮은 코스트로 고품질의 SON 반도체 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 SON 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 낮은 코스트로 고품질의 SON 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 SON 반도체 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 낮은 코스트로 고품질의 SON 반도체 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 SON 반도체 기판을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 낮은 코스트로 고품질의 SON 반도체 기판을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 부분 SON 반도체 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 결함 밀도가 저감되고, 또한 높은 평탄성을 갖는 부분 SOI 반도체 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 부분 SOI 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 결함 밀도가 저감되고, 또한 높은 평탄성을 갖는 부분 SOI 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 부분 SOI 반도체 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 결함 밀도가 저감되고, 또한 높은 평탄성을 갖는 부분 SOI 반도체 기판을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제가 없는 부분 SOI 반도체 기판을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 결함 밀도가 저감되고, 또한 높은 평탄성을 갖는 부분 SOI 반도체 기판을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 제1 측면은, 기판의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와, 해당 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성하는 제2 단계를포함하는 반도체 기판의 제조 방법이다.
본 발명에 따르면, 상기 제1 단계에서, 상기 미리 정해진 영역 내에 이온을 주입하고, 해당 이온에 의해서, 해당 미리 정해진 영역 내에 복수의 미소 공동을 형성한다. 해당 복수의 미소 공동은, 상온에서 이온 주입한 경우에도 형성된다. 즉, 이온 주입의 에너지에 의해 기판 내의 원자가 이탈하여, 미소 공동이 형성된다. 여기서, 주입되는 이온이 경이온인 경우, 인접하는 이온끼리가 모여 가스로 된다.
제1 단계에서는, 최종적으로 공동을 형성할 영역, 즉 미리 정해진 영역에 상술한 이온을 선택적으로 주입하는 것이 필요하다. 본 발명의 방법에 의해 제조된 반도체 기판을 이용하여 반도체 장치를 제조하는 것이 최종 목적인데, 상술한 공동을 형성할 영역은, 반도체 장치에 어떠한 특성을 갖게 할지를 고려하여 임의로 결정하면 되며, 본 발명은 해당 영역을 특별히 한정하는 것이 아니다.
상기 제2 단계에서, 해당 복수의 미소 공동의 각각을 성장시키고, 또한 인접하는 미소 공동끼리 합체시켜서, 해당 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성한다. 상기 제2 단계에서의 열처리에 의해 형성된 상기 일체화된 공동은, 이음매가 없는 연속된 내측 표면을 가지고, 상기 일체화된 공동은, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖는다. 즉, 해당 내부 공간은, 상기 기판의 외부와는 연통하지 않는다. 또한, 이온을 주입하는 영역을 선택함으로써, 공동이 넓어지는 영역을 선택할 수 있다. 즉, 해당 미리 정해진 영역이 해당 기판의 표면에 대략 평행한 평탄 형상의 영역인경우, 상기 공동도 해당 기판의 표면에 대략 평행한 평탄 형상의 공동으로 할 수 있다.
바람직하게는, 상기 제2 단계에서의 열처리는, 상기 기판을 연화시키고, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 공동이 형성된 영역에 상당하는 기판 표면이 솟아 올랐다고 하여도, 곧 기판 표면은 평탄하게 복귀하는 것이 가능해지는 정도의 고온에서의 열처리를 포함하는 것이, 기판의 평탄성을 높게 유지하는 시점에서는 바람직하다. 전형적으로는, 1000℃ 이상의 온도에서의 열처리에 기판을 노출시킴으로써, 기판 표면의 평탄성을 높게 유지하는 것이 가능해진다. 상기 공동의 위에 위치하는 해당 기판의 영역에 반도체 장치를 작성한다. 그리고, 상기 공동은, 기판 중의 절연 영역, 즉, 매립 절연 영역으로서의 역할을 한다. 이 때문에, 상기 공동이 형성되어 있는 영역과, 상기 공동이 형성되어 있지 않은 영역을 통해 상기 기판 표면이 평탄한 것이 바람직하다. 즉, 기판 표면의 평탄성을 높게 유지하는 것, 또한, 상기 공동의 내측 상표면, 즉, 상기 공동의 상부와 상기 기판의 경계면이, 상기 기판의 평탄한 표면에 대략 평행하고 또한 평탄한 것은, 해당 기판을 이용한 반도체 장치의 제조 프로세스, 예를 들면, 리소그래피 프로세스를 용이하게 함과 함께, 해당 기판을 이용하여 제조된 반도체 장치가, 원하는 높은 성능을 발휘할 수 있게 한다.
따라서, 상기 제1 단계 및 상기 제2 단계를 행함으로써, 평탄한 표면을 가짐과 함께, 해당 평탄한 공동을 갖는 SON 반도체 기판을 제조할 수 있게 된다.
종래의 SON 반도체 기판의 제조 방법에서는, 공동이 형성된 영역에 상당하는기판 표면이 솟아 오르게 되어, 기판 표면의 평탄성을 담보할 수 없거나, 공동과 기판 표면 사이에 결함이 발생하는 경우가 있었다.
그러나, 본 발명에 따르면, 전형적으로는 1000℃ 이상의 고온에서의 열처리를 상기 제2 단계의 열처리 중에 포함하기 때문에, 기판 표면의 평탄성을 유지하면서 SON 기판을 제조하는 것이 가능해진다. 그 이유는, 상술한 바와 같이 고온 열처리에 의해 기판이 연화되고, 그 결과, 기판 내부에 공동이 형성된 순간에서는, 공동이 형성된 부분의 기판 표면이 솟아 올랐다고 하여도, 곧 기판 표면이 평탄하게 복귀되는, 즉, 일단 부풀어 오른 부분이 평편해지기 때문이다.
따라서, 상술한 제2 단계가 적어도 상술한 고온 열처리를 포함하는 것으로, 상술한 제1 단계에서 해당 미리 정해진 영역 내에 형성된 상기 복수의 미소한 공동의 각각을 성장시키고, 또한 상호 인접하는 미소한 공동끼리 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성하는 한편, 해당 기판 표면의 높은 평탄성을 실현할 수 있다.
또한, 상술한 제2 단계는, 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성하기 위한 1000℃ 이상의 높은 온도 범위에서 행하는 상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해, 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함해도 된다.
또한, 상술한 제2 단계는, 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성하기 위한1000℃ 이상의 높은 온도 범위에서 행하는 상기 고온 열처리 전에, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함해도 된다.
또한, 상술한 제2 단계가, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해, 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리와 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역으로 넓어지는 공동으로 이루어지는 절연 영역을 형성하기 위한 1000℃ 이상의 높은 온도 범위에서 행하는 상기 고온 열처리를 포함해도 된다.
환언하면, 상기 기판을 400℃ 이상 700℃ 미만의 낮은 온도 영역에서의 저온 열처리에 노출시킴으로써, 제1 단계에서 주입된 이온을 가스로서 상기 기판의 밖으로 방출한다. 계속해서, 상기 기판을 700℃ 이상 1000℃ 미만의 중간 온도 영역에서의 중온 열처리에 노출시킴으로써, 이온이 가스로서 방출된 상기 복수의 미소한 공동 의 각각을 성장시킨다. 또한, 상기 기판을 1000℃ 이상의 높은 온도 영역에서의 고온 열처리에 노출시킴으로써, 상호 인접하는 공동끼리 합체시켜서, 상기 기판의 해당미리 정해진 영역으로 넓어지는 공동을 형성할 수 있음과 함께, 상술한 바와 같이 기판 표면의 평탄성을 유지할 수 있다.
또한, 상기 저온 열처리는 400℃ 이상 600℃ 미만에서 행하고, 상기 중온 열처리는 800℃ 이상 1000℃ 미만에서 행하고, 상기 고온 열처리는, 1200℃로부터 승온한 온도에서 행하는 것이 보다 바람직하다.
상기 제2 단계에서, 적어도 고온 열처리는 산소가 풍부한 분위기에서 행해도 된다. 이 경우, 산소 분위기에 함유되는 산소 원자가 고온 열처리에 의해, 상기 기판 표면으로부터 기판 상부 영역을 통해, 완전하게 폐쇄된 상기 공동의 내부 공간에 도입되고, 해당 도입된 산소에 의해 상기 공동의 내측 표면이 산화되어, 상기 공동의 내측 표면에 산화막이 형성된다. 상술한 작용 효과에 부가하여, 산소가 풍부한 분위기에서 고온 열처리를 행함으로써, 상기 공동의 내측 표면에 산화막을 형성할 수 있다. 공동의 내부 표면에 산화막을 형성함으로써, 공동에서의 절연성이 높아지고, 이로써 누설 전류의 저감 및 삭감이 더욱 가능해진다.
그리고, 산소 분위기의 산소 함유량, 즉, 산소 농도를 조정함으로써, 해당 공동의 내측 표면에 형성되는 산화막의 막 두께를 조정할 수 있다. 환언하면, 산소 분위기의 산소 함유량, 즉, 산소 농도를 증가시킴으로써, 해당 공동의 내측 표면에 형성되는 산화막의 막 두께를 증가시킬 수 있다.
또한, 상기 이온 주입의 조건 및 상기 산소 분위기에서의 고온 열처리의 조건을 조정함으로써, 상기 공동의 내측 상하면에 형성되는 산화막의 막 두께보다, 상기 공동의 측벽의 산화막의 막 두께를 보다 두껍게 할 수 있다. 상기 고온 열처리에 있어서, 산소 분위기에 함유되는 산소 원자는, 상기 기판 표면으로부터 상기 공동 내에 도입되는 것과, 상기 기판 표면으로부터 상기 기판 내부로서, 상기 공동이 형성되어 있는 깊이의 범위와 대략 동일한 깊이의 범위 내에서 도입되는 것이 있다. 즉, 상기 이온 주입의 조건 및 상기 산소 분위기에서의 고온 열처리의 조건을 조정하고, 산소 분위기에 함유되는 산소 원자가 해당 기판 내에 도입되는 깊이를, 해당 공동이 형성되어 있는 깊이의 범위 내, 바람직하게는 해당 깊이의 범위의 중간 레벨 부근으로 설정한다. 이로써, 해당 공동의 내측 상하면은, 해당 공동의 내부 공간에 도입된 산소에 의해 산화된다. 이에 대하여, 해당 공동의 측벽은, 해당 공동의 내부 공간에 도입된 산소에 부가하여, 해당 기판의 내부로서 해당 공동의 측벽의 근방에 도입된 산소에 의해서도 산화되기 때문에, 해당 공동의 측벽에 형성되는 산화막의 두께는, 해당 공동의 내측 상하면에 형성되는 산화막의 막 두께보다 두꺼워진다. 그리고, 해당 공동의 측벽에 형성되는 산화막이 두꺼운 부분은, 해당 공동이 형성되어 있는 깊이의 범위의 중간 레벨 부근에서 가장 두꺼워진다.
상술한 바와 같이, 상기 산화막은, 해당 기판 두께 방향과 대략 직행하는 상기 공동의 내측 상하 표면에서는 얇고, 공동의 내표면이 기판의 두께 방향과 대략 병행하는 측벽에서는 두껍게 형성되는 것이 바람직하다. 이 경우, 상기 산화막은, 상기 공동의 내측 상하 표면에서 얇게 형성되어 있기 때문에, 상기 공동의 내측 상하 표면에서 산화막이 두껍게 형성되어 있는 반도체 기판과 비교하여, 유전율을 보다 낮게 하는 것이 가능해진다. 특히, 상기 공동의 내측 상 표면에서, 표면 준위를 형성하지 않는 정도까지 해당 산화막을 얇게 형성하는 것이 바람직하다. 또한, 상술한 바와 같이, 상기 공동의 내측 표면에 형성된 상기 산화막은, 상기 기판의 두께 방향과 대략 병행하는 방향으로 연장하는 부분은 두껍다. 이 때문에, 반도체 기판의 두께 방향에서의 기계적 강도 및 기계적 응력에 대한 내구성을 향상할 수 있게 되고, 따라서, 해당 공동의 형상을 높은 정밀도로 유지할 수 있게 된다.
또한, 복수의 상기 공동을 소정의 간격을 두고 동일 깊이 범위에서 기판 중에 형성할 수도 있다. 이 경우, 상기 이온 주입의 조건 및 상기 산소 분위기에서의 고온 열처리의 조건을 조정함으로써, 복수의 상기 공동이 산화막의 두꺼운 부분에 의해 상호 분리된 절연 영역을 기판 내에 형성할 수 있다. 이 경우, 복수의 상기 공동끼리를 상호 분리하는 산화막의 막 두께의 두꺼운 부분이, 상술한 상기 공동의 측벽의 형성되는 산화막에 상당한다. 여기서, 복수의 상기 공동끼리를 상호 분리하는 산화막의 두꺼운 부분은, 막 두께가 깊이의 레벨에 의해 서로 다른 격벽으로 이루어진다. 상기 공동의 중간의 깊이 레벨에서 막 두께가 극소로 되고, 상기 공동의 내측 상면의 깊이 레벨 및 내측 하면의 깊이 레벨에 근접함에 따라서 점차로 막 두께가 증가한다.
또한, 상기 고온 열처리를 계속함으로써, 상기 격벽부를 변형시켜, 깊이 레벨의 변화에 대하여 막 두께가 대략 균일한 격벽으로 할 수 있다.
일반적으로, 기판 내부에 공동을 갖는 SON 기판을 제조하는 경우에 있어서는, 기판 표면에 평행한 수평 방향에서의 공동의 치수를 크게 함에 따라서, 해당 공동의 형상 및 해당 공동의 위에 위치하는 기판 표면이 높은 평탄성을 유지하기가 어려워진다. 즉, 기판의 기계적 강도, 특히, 기판의 두께 방향에서의 기계적 강도가 저하한다. 그러나, 상술한 바와 같이, 해당 공동이 그 내부에 상기 산화막의 일부로 이루어지는 적어도 1개의 격벽을 가짐으로써, 해당 적어도 1개의 격벽이, 해당 기판의 기계적 강도, 특히, 기판의 두께 방향에서의 기계적 강도를 높인다. 이 때문에, 상기 공동의 수평 방향에서의 치수를 크게 한 경우에도, 해당 적어도 1개의 격벽의 존재가, 해당 공동의 형상 및 해당 공동의 위에 위치하는 기판 표면의 높은 평탄성을 유지하는 것을 용이하게 한다.
또한, 해당 적어도 1개의 격벽은, 산화물로 이루어지기 때문에, 유전율을 낮게 유지하는 것이 가능해진다.
또한, 상기 미리 정해진 영역 내에, 이온을 주입하지 않는 적어도 1개의 아일랜드 형상의 영역을 존재시키고, 또한, 상기 이온 주입 조건 및 상기 산소 분위기에서의 고온 열처리의 조건을 조정함으로써, 상기 공동의 내측 표면을 덮는 부분과 해당 공동 내에 존재하는 적어도 1개의 기둥 형상 부분으로 이루어지는 산화막을 형성할 수 있다. 이 경우, 복수의 상기 공동끼리를 상호 분리하는 산화막의 막 두께의 두꺼운 부분이, 상기 공동 내에 형성되는 산화막의 기둥 형상 부분에 상당한다. 여기서, 산화막의 기둥 형상 부분은, 그 가로 방향의 사이즈, 즉, 직경이 깊이의 레벨에 의해 서로 다른 기둥으로 이루어진다. 상기 공동의 중간의 깊이 레벨에서 직경이 극소로 되고, 상기 공동의 내측 상면의 깊이 레벨 및 내측 하면의 깊이 레벨에 근접함에 따라서 점차로 직경이 증가한다.
또한, 상기 고온 열처리를 계속함으로써, 상기 산화막의 기둥 형상 부분을 변형시켜, 깊이 레벨의 변화에 대하여 직경이 대략 균일한 기둥으로 할 수 있다.
상술한 바와 같이, 일반적으로는, 기판 내부에 공동을 갖는 SON 기판을 제조하는 경우에 있어서는, 공동의 기판면에 평행한 수평 방향에서의 치수를 크게 함 에 따라서, 해당 공동의 형상 및 해당 공동의 위에 위치하는 기판 표면의 높은 평탄성을 유지하기가 어려워진다. 즉, 기판의 기계적 강도, 특히, 기판의 두께 방향에서의 기계적 강도가 저하한다. 그러나, 상술한 바와 같이, 해당 공동이 그 내부에 상기 산화막의 일부로 이루어지는 적어도 1개의 기둥 형상 부분을 가짐으로써, 해당 적어도 1개의 기둥 형상 부분이, 해당 기판의 기계적 강도, 특히, 기판의 두께 방향에서의 기계적 강도를 높인다. 이 때문에, 상기 공동의 수평 방향에서의 치수를 크게 한 경우에도, 해당 적어도 1개의 기둥 형상 부분의 존재가, 해당 공동의 형상 및 해당 공동의 위에 위치하는 기판 표면의 높은 평탄성을 유지하는 것을 용이하게 한다.
또한, 해당 적어도 1개의 기둥 형상 부분은, 산화물로 이루어지기 때문에, 유전율을 낮게 유지하는 것이 가능해진다.
산화막이 공동 내에 존재하는 상술한 기판 혹은 산화막이 공동 내에 존재하지 않는 상술한 기판은, 어느 것이나 SON 기판으로서 간주할 수 있다. 그러나, 이하의 방법에 의해, SOI 기판을 제조할 수 있다. 즉, 산소 분위기의 산소 함유량, 즉, 산소 농도를 더욱 증가시켜, 상기 공동 내의 막 두께를 증가시킴으로써, 최종적으로 상기 공동의 내부 공간 전체를 산화막으로 채울 수도 있다. 이와 같이 상기 공동의 내부 공간 전체를 산화막으로 채운 경우, 반도체 기판은, SOI 기판이라 간주할 수 있다. 이 경우, 본 발명에 관한 상술한 반도체 기판의 제조 방법은, 이른바 부분 SOI 기판을 제조하는 방법이라고 간주할 수 있다.
고온 열처리를 산소 분위기에서 행하는 경우에는, 고온 열처리를 행하는 시간 전체에 있어서 산소 분위기로 할 필요는 없고, 어떤 일정한 시간만 산소 분위기에서 고온 열처리를 행하고, 그 밖의 시간은 불활성 가스 분위기에서 고온 열처리를 행해도 된다. 특히, 고온 열처리를 행하는 기간 중, 최후의 일정 기간만 산소가 풍부한 분위기를 이용하는 것이 바람직하다. 이와 같이 고온 열처리의 최후의 일정 시간만을 산소 분위기에서 고온 열처리를 행하는 이유는, 이하와 같다. 상술한 바와 같이 고온 열처리는 기판 내에 형성된 또 다른 미소한 공동의 성장 및 합체를 야기하고, 최종적으로 일체화된 공동(2)을 미리 정해진 영역에 형성하기 위해서 행한다. 그러나, 미소 공동이 한창 성장이나 합체를 하고 있을 때, 해당 미소 공동의 내측 표면에 산화막이 형성되는 것을 확실하게 방지하는 것이 바람직하다. 일단, 미소한 공동의 내측 표면에 산화막이 형성되면, 그 후의 또 다른 미소 공동의 성장이나 합체를 산화막이 방해할 가능성이 있기 때문이다.
또한, 본 발명의 반도체 기판의 제조 방법에서는, 고온 열처리 뿐만 아니라 제2 단계에 포함되는 모든 서브 단계, 즉, 저온 열처리나 중온 열처리를 산소 분위기에서 행할 수도 있다. 여기서, 저온 열처리나 중온 열처리를 산소 분위기에서 행하면, 복수의 미소 공동의 내측 표면이 산화되어, 그 후의 미소한 공동의 성장 및 합체를 방해할 것이 우려되지만, 실제로는, 이들 저온 열처리나 중온 열처리는 온도가 충분히 높지 않기 때문에, 분위기 속의 산소가 기판 속으로 들어가기 어려워, 미소한 공동의 내측 표면이 실질적으로 산화되지 않으며, 따라서 미소한 공동의 성장이나 합체의 프로세스에 실질적인 악영향을 끼칠 가능성은 낮다.
덧붙여, 산소 분위기에서 고온 열처리를 행하는 경우, 산화되는 것은 공동의 내측 표면 뿐만 아니라 해당 기판 표면도 당연히 산화되어, 해당 기판 표면에 산화막이 형성된다. 상술한 바와 같이, 산소 분위기의 산소 함유량, 즉, 산소 농도를조정함으로써, 기판 표면의 산화되는 영역의 두께를 조정할 수 있고, 나아가, 기판 표면에 형성되는 산화막의 막 두께를 조정할 수 있다. 그리고, 산소 분위기에서의 고온 열처리에 의해 해당 기판 표면에 형성된 산화막은, 그 후 제거, 즉, 깎아내진다. 산화막 제거 후의 기판에 있어서, 공동의 위의 영역을 활성층으로서 사용할 수 있다. 이 경우, 산화막 제거 후의 기판 표면에서 공동의 상부까지의 거리가 활성층의 두께로 된다. 따라서, 해당 기판 표면에 형성된 산화막의 막 두께 및 상기 공동의 내측 상표면에 형성된 산화막의 막 두께를 조정함으로써, 해당 기판의 활성층의 두께를 조정할 수 있다. 즉, 산소 분위기의 산소 함유량, 즉, 산소 농도를 높게 하여, 기판 표면에 형성되는 산화막의 막 두께를 두껍게 하면, 해당 산화막 제거 후의 최종적으로 얻어지는 반도체 기판의 활성층의 두께가 얇아진다. 산소 분위기의 산소 함유량, 즉, 산소 농도를 낮게 하여, 기판 표면에 형성되는 산화막의 막 두께를 얇게 하면, 해당 산화막 제거 후의 최종적으로 얻어지는 반도체 기판의 활성층의 두께가 두꺼워진다.
상술한 바와 같이, 해당 일체 형성된 공동은, 내측 표면에 의해 상기 기판 외부로부터 완전하게 폐쇄된 내부 공간을 갖는다. 즉 해당 내부 공간은, 상기 기판 외부와는 연통하지 않는다. 따라서, 과도하게 높은 온도에서의 열처리를 피하고, 또한 상기 공동 내에 절연막을 형성하는 것을 실현하기 위해서는, 산소가 풍부한 분위기에서 열처리를 고온에서 행하여 산소를 공동 내에 도입하는 것이 바람직하다. 다른 원소, 예를 들면, 질소가 풍부한 분위기에서 열처리를 행하여 해당 다른 원소를 공동 내에 도입하기 위해서는, 산소인 경우보다 더 높은 온도에서의 열처리가 적어도 필요해진다. 따라서, 열처리에 의해 해당 공동의 내측 표면에 산화막 이외의 절연막을 형성하는 것은, 상술한 산화막을 형성하는 경우에 비해 어렵다. 또한, 해당 공동의 내측 표면에 형성되는 절연막과 상기 기판의 계면의 상태를 양호하게 하기 위해서는 산화막이 바람직하다. 이는, 그 중에서도 상기 기판이 실리콘으로 이루어지는 기판인 경우에 특히 바람직하다.
그러나, 해당 공동의 내측 표면에 형성되는 절연막을 산화막을 포함하는 다층 구조로 할 수도 있다. 이 경우, 해당 공동의 내측 표면에 산화막을 상술한 방법으로 형성한 후, 상기 공동과 상기 기판 외부를 연통하는 적어도 1개의 연통 구멍을 형성하고, 해당 연통 구멍을 통해, 해당 공동의 내측 표면을 덮는 산화막 위에, 적어도 1개의 다른 절연막을 더 형성하고, 해당 공동의 내측 표면을 덮는 다층 절연 구조체를 형성하는 것도, 필요에 따라 가능하다. 그 후, 어떠한 기지의 방법 혹은 기지의 프로세스를 이용하여, 해당 적어도 1개의 연통 구멍을 완전하게 막는다. 이 경우, 산화막 이외의 절연막을 구성하는 절연 물질은, 절연성을 나타내는 모든 물질을 포함하는데, 상기 기판이 실리콘인 경우, 상기 산화막은 바람직하게는 산화 실리콘이고, 다른 절연막의 전형예로서, 알루미늄, 질화 알루미늄, 산화하프늄, 산화지르코늄, 및 산화하프늄 실리콘 등을 포함하지만, 결코 이에 한정되는 것이 아니다.
또한, 상기 고온 열처리에 의해 산화막을 해당 공동의 내측 표면 위에 형성하지 않는 경우에도, 해당 공동을 상술한 방법으로 형성한 후, 상기 공동과 상기 기판 외부를 연통하는 적어도 1개의 연통 구멍을 형성하고, 해당 연통 구멍을 통해, 해당 공동의 내측 표면 위에 적어도 1개의 절연막을 형성하는 것도, 필요에 따라 가능하다. 그 후, 어떠한 기지의 방법 혹은 기지의 프로세스를 이용하여, 해당적어도 1개의 연통 구멍을 완전하게 막는다.
상술한 제1 단계에서 주입되는 이온이, 수소 이온, 헬륨 이온, 네온 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 1종류의 이온인 것이 바람직하다.
이러한 이른바「경이온」을 이용하여 이온 주입을 행함으로써, 기판에 부여하는 손상을 최소한으로 할 수 있게 된다. 그 결과, 제1 단계에서, 손상을 회복시키기 위한 기판 가열 처리를 행할 필요가 없어, 이온 주입을 상온에서 행할 수 있다. 또한, 이들 이온은 비교적 가벼운 원소이기 때문에, 그 비정 거리, 즉, 이온이 주입되는 깊이를 컨트롤하는 것도 용이하고, 그 결과, 기판 내의 미리 정해진 영역에 정확하게 이온을 주입하는 것이 용이해진다.
상기 이온 주입을 행할 때, 이온 주입 전용의 마스크를 준비하고, 해당 마스크를 사용하여 이온을 해당 기판의 미리 정해진 영역에만 선택적으로 주입할 수도 있지만, 이 경우, 해당 기판의 미리 정해진 영역에 대응하는 높은 정밀도의 패턴을 갖는 이온 주입 전용의 마스크를 작성하고, 또한 해당 마스크를 상기 기판 위에 정확하게 위치 결정할 필요가 있다.
그래서, 상기 기판에 기초하여 제조되는 반도체 장치가, 해당 기판 위에 적어도 1개의 전극, 예를 들면, 게이트 전극에 대표되는 제어 전극을 갖는 전계 효과형 트랜지스터에 대표되는 반도체 장치인 경우에는, 상기 이온 주입 전용의 마스크를 사용하지 않고, 해당 전극에 자기 정합하는 영역에 선택적으로 이온을 주입할 수 있다. 이 경우, 상기 제1 단계에서의 이온 주입이 행해지기 전에, 상기 기판 위에 적어도 1개의 전극, 예를 들면, 게이트 전극에 대표되는 제어 전극을 형성하고, 그 후, 상기 제1 단계에서, 해당 전극을 마스크로 하여 이온을 주입한다. 즉, 이온을 주입하는 공정 전에 이미 기판 위에 전극이 형성되어 있기 때문에, 해당 기판 위의 전극이 이온을 주입할 때의 마스크의 역할을 완수하게 된다. 그렇게 하면, 전극 곧 아래의 영역에는 이온이 주입되지 않고, 적어도 전극의 곧 아래의 영역을 제외한 영역에 이온이 주입되게 되고, 그 결과, 그 후의 제2 단계에서 상기 기판을 열처리에 노출시켜도, 상기 전극 곧 아래의 영역에는 공동이 형성되지 않고, 해당 전극 곧 아래의 영역의 주위에 해당 공동이 형성된다. 즉, 해당 전극에 자기 정합하는 영역에 해당 공동이 형성된다.
그리고, 해당 전극에 자기 정합하는 영역에 형성된 해당 공동을 갖는 기판을 이용하여, 해당 전극에 자기 정합하는 소스 영역과 드레인 영역을 기지의 방법으로 형성하여 반도체 장치를 제조할 수 있다. 해당 전극 곧 아래의 영역에는 공동이 존재하지 않고, 한쪽 게이트 전극의 주위에 형성되는 소스 영역과 드레인 영역의 곧 아래에 공동이 존재한다. 이로써, 해당 소스 영역 및 해당 드레인 영역의 하부가 해당 공동의 상부에 인접함으로써, 해당 소스 및 드레인 영역으로부터 기판에의 누설 전류를 억제할 수 있게 됨과 함께, 해당 소스 및 드레인 영역과 상기 기판 사이의 p-n 접합에 의한 기생 용량이 저감되어, 상기 반도체 장치의 고속 동작 특성을 향상시킬 수 있게 된다. 즉, 이온 주입 전용의 마스크를 작성하고 또한 해당마스크를 상기 기판 위에 정확하게 위치 결정하지 않고도, 해당 소스 영역 및 해당 드레인 영역의 하부에 인접하고 또한 상기 전극에 자기 정합하는 해당 공동을 형성할 수 있게 된다.
또한, 상기 기판에 기초하여 제조되는 반도체 장치가, 해당 기판 상부 영역에 적어도 1개의 아이솔레이션 영역, 예를 들면, 셀로우 트렌치 아이소레이션에 대표되는 아이솔레이션을 갖는 반도체 장치인 경우에는, 상기 이온 주입 전용의 마스크를 사용하지 않고, 해당 아이솔레이션 영역에 자기 정합하는 영역에 선택적으로 이온을 주입할 수 있다. 이 경우, 상기 제1 단계에서의 이온 주입이 행해지기 전에, 상기 기판에 적어도 1개의 아이솔레이션 영역, 예를 들면, 셀로우 트렌치 아이솔레이션에 대표되는 아이솔레이션을 형성하고, 그 후, 상기 제1 단계에서, 해당 아이솔레이션 영역을 마스크로 하여 이온을 주입한다. 즉, 이온을 주입하는 공정 전에 이미 기판에 아이솔레이션 영역이 형성되어 있기 때문에, 해당 기판의 아이솔 레이션 영역이 이온을 주입할 때의 마스크의 역할을 완수하게 된다. 그렇게 하면, 아이솔레이션 영역 및 그 곧 아래의 영역에는 이온이 주입되지 않고, 적어도 아이솔레이션 영역 및 그 곧 아래의 영역의 쌍방을 제외한 영역에 이온이 주입되게 되고, 그 결과, 그 후의 제2 단계에서 상기 기판을 열처리에 노출시켜도, 아이솔레이션 영역 및 그 곧 아래의 영역에는 공동이 형성되지 않고, 해당 아이솔레이션 영역에서 획정된 영역에 해당 공동이 형성된다. 즉, 해당 아이솔레이션 영역에 자기 정합하는 영역에 해당 공동이 형성된다.
상기 제1 단계에서, 이온이 경이온인 경우, 해당 기판이 받는 손상이 적기때문에, 상기 이온 주입을 상온에서 행할 수 있다. 또한, 상기 제1 단계에서, 상기 이온 주입을 상온보다 높은 온도에서 행하여, 상기 이온 주입에 의해 해당 기판이 받은 손상을 회복해도 된다.
또한, 상기 미리 정해진 영역이, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 일체화된 공동으로 이루어지는 절연 영역을 상기 반도체 장치 형성 영역마다 형성하여도 된다. 혹은, 상기 미리 정해진 영역이, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 일체화된 공동으로 이루어지는 절연 영역을 상기 회로 블록 형성 영역마다 형성해도 된다.
해당 기판은, 반도체 장치를 형성할 수 있게 하고, 또한, 상기 제1 단계에 서는 해당 기판의 미리 정해진 영역에 이온을 주입함으로써 복수의 미소한 공동을 형성할 수 있게 하며, 또한, 상기 제2 단계에서는 해당 복수의 미소한 공동의 각각을 성장시키고, 또한 상호 인접하는 미소한 공동끼리 합체시켜, 최종적으로 상기 미리 정해진 영역의 전체에 걸쳐 존재하는 일체화된 공동을 형성할 수 있게 하는 기판이면 되어, 특별히 한정되지 않는다. 해당 기판의 전형예는, 실리콘 기판, 실리콘 이외의 반도체 기판, 산화물 기판, 질화물 기판, 산질화물 기판 등을 포함하지만, 이에 한정되는 것은 아니다. 그 중에서도 특히 실리콘 기판이 바람직하다. 상기 기판이 실리콘 기판인 경우, 상기 공동 내에 형성되는 산화막은 산화 실리콘막인 것이 바람직하다.
상술한 바와 같이, 본 발명에 관한 반도체 기판의 제조 방법에 따르면, 미리 정해진 영역에 공동을 갖는 이른바 「SON 기판」이나, 상기 공동이 산화막으로 채워진 이른바 「부분 S0I 기판」이 제공되고, 해당 기판 위에 형성되는 M0S 트랜지스터를 포함하는 반도체 초고집적 회로와 같은 최첨단 반도체 장치에서의 누설 전류의 삭감을 실현할 수 있고, 그 결과, 반도체 초고집적 회로와 같은 최첨단 반도체 장치의 집적도를 더욱 향상시킬 수 있게 한다.
또한, 본 발명의 제2 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제2 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의 제2 측면은, 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와, 해당 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계를 포함하고, 상기 일체화된 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 제2 단계의 열처리는, 고온 열처리를 포함하고, 해당 고온 열처리에 의해, 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 상기 일체화된 공동을 형성하고, 상기 고온 열처리의 적어도 최후의 일정 기간은 산소가 풍부한 분위기에서 상기 고온 열처리를 행함으로써, 상기 공동의 상기 내측 표면을 적어도 덮는 산화막을 형성하는 반도체 기판의 제조 방법이다.
상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시키고, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀함으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판의 평탄한 표면에 평행하고 또한 평탄한 것이 바람직하다.
상기 고온 열처리는, 1000℃ 이상의 고온 범위에서 행할 수 있다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함할 수 있다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함할 수 있다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해, 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함할 수 있다.
상기 저온 열처리는, 400℃ 이상 600℃ 미만에서 행하고, 상기 중온 열처리는, 800℃ 이상 1000℃ 미만에서 행하고, 상기 고온 열처리는, 1200℃로부터 더 승온한 온도에서 행할 수 있다.
상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 것이 바람직하다.
상기 산화막이, 상기 공동의 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 1개의 기둥 형상 부분을 포함할 수 있다.
상기 산화막이, 상기 공동의 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 1개의 격벽 형상 부분을 포함할 수 있다.
상기 고온 열처리를 상기 산소가 풍부한 분위기에서, 상기 산화막이 상기 공동의 내부 공간을 채울 때까지 행할 수 있다.
상기 고온 열처리를 행하는 기간 중, 최후의 일정 기간만 산소가 풍부한 분위기를 이용할 수 있다.
상기 산소가 풍부한 분위기에서 행하는 상기 고온 열처리에 의해 상기 기판의 표면에 형성된 표면 산화막을, 상기 고온 열처리 후에 제거하는 공정을 더 포함할 수 있다.
상기 이온이, 수소 이온, 헬륨 이온, 네온 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 1종류의 이온일 수 있다. 상기 제1 단계에서, 상기 이온 주입을 상온에서 행할 수 있다. 상기 제1 단계에서, 상기 이온 주입을 상온보다 높은 온도에서 행할 수 있다.
상기 제1 단계에서, 이온 주입 전용의 마스크를 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입할 수 있다.
상기 제1 단계에서, 상기 기판 위에 적어도 1개의 전극을 형성하고, 상기 적어도 1개의 전극을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 1개의 전극에 자기 정합하는 상기 공동을 형성할 수 있다.
상기 제1 단계에서, 상기 기판의 상부 영역에 적어도 1개의 아이솔레이션 영역을 형성하고, 상기 적어도 1개의 아이솔레이션 영역을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 1개의 아이솔레이션 영역에 자기 정합하는 상기 공동을 형성할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
상기 제2 단계 후에, 상기 기판 표면에 적어도 1개의 단결정 반도체층을 형성하는 공정을 더 포함할 수 있다.
또한, 본 발명의 제3 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제3 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의제3 측면은, 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와, 해당 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계를 포함하고, 상기 일체화된 공동은, 이음매가 없는 연속한 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 제2 단계의 열처리는, 고온 열처리를 포함하고, 해당 고온 열처리에 의해, 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 상기 일체화된 공동을 형성하고, 상기 고온 열처리의 적어도 최후의 일정 기간은 산소가 풍부한 분위기에서 상기 고온 열처리를 행함으로써, 상기 공동의 내부 공간을 채우는 산화막을 형성하는 반도체 기판의 제조 방법이다.
상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시키고, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀함으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄한 것이 바람직하다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해, 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함할 수 있다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함할 수 있다.
상기 제2 단계가, 상기 고온 열처리 전에, 상기 주입된 이온을 가스로 하여, 상기 기판의 밖으로 방출하기 위해, 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와, 상기 복수의 미소한 공동의 각각을 성장시키기 위해, 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함할 수 있다.
상기 저온 열처리는, 400℃ 이상 600℃ 미만에서 행하고, 상기 중온 열처리는, 800℃ 이상 1000℃ 미만에서 행하고, 상기 고온 열처리는, 1200℃로부터 더 승온한 온도에서 행할 수 있다.
상기 산소가 풍부한 분위기에서 행하는 상기 고온 열처리에 의해 상기 기판의 표면에 형성된 표면 산화막을, 상기 고온 열처리 후에 제거하는 공정을 더 포함할 수 있다.
또한, 본 발명의 제4 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제4 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의 제4 측면은, 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와, 해당 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계와, 상기 매설 절연 영역 위의 해당 기판의 표면 영역에, 적어도 1개의 반도체 소자를 형성하는 제3 단계를 포함하는 반도체 장치의 제조 방법이다. 여기서, 상기 일체화된 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖는다.
상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시키고, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀함으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄하고, 상기 제3 단계에서는, 상기 적어도 1개의 반도체 소자가, 상기 평탄한 기판 표면에 형성되는 것이 바람직하다.
상기 제2 단계에서, 적어도 상기 고온 열처리를 산소가 풍부한 분위기에서 행함으로써, 상기 공동의 상기 내부 공간을 완전하게 폐쇄하는 내측 표면을 적어도 덮는 산화막을 형성할 수 있다.
상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 것이 바람직하다.
상기 산화막이, 상기 공동의 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 1개의 기둥 형상 부분을 포함할 수 있다.
상기 산화막이, 상기 공동의 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 1개의 격벽 형상 부분을 포함할 수 있다.
상기 고온 열처리를 상기 산소가 풍부한 분위기에서, 상기 산화막이 상기 공동의 내부 공간을 채울 때까지 행할 수 있다.
상기 제2 단계는, 상기 고온 열처리를 상기 산소가 풍부한 분위기에서 행함으로써 상기 기판의 표면에 형성된 표면 산화막을, 상기 고온 열처리 후에 제거하는 공정을 더 포함하고, 해당 표면 산화막이 제거된 후에, 상기 제3 단계에서 상기적어도 1개의 반도체 소자를 상기 기판의 표면에 형성할 수 있다.
상기 제1 단계에서, 상기 기판 위에 적어도 1개의 게이트 전극 구조체를 형성하고, 상기 적어도 1개의 게이트 전극을 마스크로서 사용하여 상기 이온을 상기 기판에 선택적으로 주입하고, 상기 제2 단계에서, 상기 적어도 1개의 게이트 전극 구조체에 자기 정합하는 상기 공동을 형성하고, 상기 제3 단계에서, 소스 영역 및 드레인 영역을 상기 기판에 형성할 수 있다.
상기 제1 단계에서, 상기 기판의 상부 영역에 적어도 1개의 아이솔레이션 영역을 형성하고, 상기 적어도 1개의 아이솔레이션 영역을 마스크로서 사용하여 상기 이온을 상기 기판에 선택적으로 주입하고, 상기 제2 단계에서, 상기 적어도 1개의 아이솔레이션 영역에 자기 정합하는 상기 공동을 형성하고, 상기 제3 단계에서, 상기 공동 위의 해당 기판의 표면 영역에, 상기 적어도 1개의 반도체 소자를 형성할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
상기 제2 단계 후에, 상기 기판 표면에 적어도 1개의 단결정 반도체층을 형성하는 공정을 더 포함하고, 상기 제3 단계에서, 상기 적어도 1개의 단결정 반도체층 위에, 상기 적어도 1개의 반도체 소자를 형성할 수 있다.
또한, 본 발명의 제5 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제5 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의 제5 측면은, 기판 내의 미리 정해진 영역 전체에 걸쳐 존재하는 일체화한 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 내측 표면은 적어도 산화막으로 덮혀 있는 반도체 기판이다.
상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄한 것이 바람직하다.
상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 것이 바람직하다.
상기 산화막이, 상기 공동의 상기 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 연장하는 적어도 1개의 기둥 형상 부분을 포함할 수 있다.
상기 산화막이, 상기 공동의 상기 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 연장하는 적어도 1개의 격벽 형상 부분을 포함할 수 있다.
상기 공동의 내부 공간이 상기 산화막으로 채워져 있을 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 전극에 자기 정합할 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 아이솔레이션 영역에 자기 정합할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
또한, 본 발명의 제6 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제6 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의제6 측면은, 기판 내의 미리 정해진 영역 전체에 걸쳐 존재하는 일체화한 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄한 반도체 기판이다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 전극에 자기 정합할 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 아이솔레이션 영역에 자기 정합할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
또한, 본 발명의 제7 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제7 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의제7 측면은, 미리 정해진 영역 전체에 걸쳐 존재하는 일체화한 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 내측 표면은 적어도 산화막으로 덮혀 있는 반도체 기판과, 상기 매설 절연 영역 위의 상기 반도체 기판의 표면 영역에 존재하는 적어도 1개의 반도체 소자를 포함하는 반도체 장치이다.
상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄한 것이 바람직하다.
상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 것이 바람직하다.
상기 산화막이, 상기 공동의 상기 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 연장하는 적어도 1개의 기둥 형상 부분을 포함할 수 있다.
상기 산화막이, 상기 공동의 상기 내측 표면을 덮는 것 뿐만 아니라, 상기 공동의 내부 공간에 연장하는 적어도 1개의 격벽 형상 부분을 포함할 수 있다.
상기 공동의 내부 공간이 상기 산화막으로 채워져 있을 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 전극에 자기 정합할 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 아이솔레이션 영역에 자기 정합할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
또한, 본 발명의 제8 측면을 이하 설명하는데, 본 발명의 제1 측면으로서의 반도체 기판의 제조 방법에 관련하여 먼저 행한 설명은, 본 제8 측면의 이하의 설명에도 적용함으로써, 실질적으로 설명이 중복되는 것을 피한다. 즉, 본 발명의 제8 측면은, 미리 정해진 영역 전체에 걸쳐 존재하는 일체화한 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 가지고, 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하고 또한 평탄한 반도체 기판과, 상기 매설 절연 영역 위의 상기 반도체 기판의 표면 영역에 존재하는 적어도 1개의 반도체 소자를 포함하는 반도체 장치이다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 전극에 자기 정합할 수 있다.
상기 공동은, 상기 기판 위에 존재하는 적어도 1개의 아이솔레이션 영역에 자기 정합할 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장될 수 있다.
상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장될 수 있다.
상기 반도체 기판은, 실리콘 기판일 수 있다.
본 발명은, 반도체 장치가 고속 동작 특성 및 저소비 전력 등의 고성능 특성을 갖는 것을 가능하게 하는 반도체 기판의 제조 방법 및 그 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법, 및 해당 제조 방법에 의해 제조된 반도체 기판 및 상기 반도체 기판을 이용하여 제조된 반도체 장치에 관한 것이다.
본 발명에 관한 현 시점에서의 기술수준을 보다 충분히 설명할 목적으로, 본원에서 인용되거나 혹은 특정되는 특허, 특허 출원, 특허 공보, 과학 논문 등의 모든 것을, 여기에 참조함으로써 이들의 모든 설명을 도입한다.
도 1A 내지 도 1D는, SON 기판의 제1 종래 제조 방법에 따른 각 공정에서의 SON 기판의 부분 종단면도.
도 2A 내지 도 2C는, SON 기판의 제2 종래 제조 방법에 따른 각 공정에서의 SON 기판의 부분 종단면도.
도 3A 내지 도 3E는, 본 발명에 따른 반도체 기판의 신규 제조 방법의 하나의 전형예에 포함되는 일련의 공정에서의 기판을 도시하는 부분 종단면도.
도 3F는, 도 3E에서 도시하는 고온 열처리를 산소가 풍부한 분위기에서 행한 경우에 형성되는, 내측 표면이 산화막에 덮인 공동을 갖는 SON 기판을 도시하는 부분 종단면도.
도 3G는, 도 3E에서 도시하는 고온 열처리를 산소의 함유량이 많은 분위기,즉, 산소 농도가 높은 분위기에서 행한 경우에 형성되는, 내부 공간이 산화막으로 채워진 공동을 갖는 부분 SOI 기판을 도시하는 부분 종단면도.
도 4A 및 도 4B는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 기판 및 반도체 장치를 도시하는 부분 종단면도.
도 5A 및 도 5B는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도.
도 6A 내지 도 6D는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도.
도 7A 내지 도 7D는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도.
도 8A 내지 도 8G는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도.
도 9A 및 도 9B는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도.
도 10은 본 발명에 따른 SON 반도체 기판의 신규 구조를 도시하는 부분 종단면도.
도 11은 본 발명에 따른 SON 반도체 기판의 다른 신규 구조를 도시하는 부분 종단면도.
도 12는 본 발명에 따른 SON 반도체 기판의 또 다른 신규 구조를 도시하는 부분 종단면도.
도 13은 본 발명의 반도체 장치의 신규 구조를 도시하는 부분 종단면도.
도 14는 실시예1에서 제조한 반도체 기판의 부분 종단면 사진을 도시하는 도면.
<발명을 실시하기 위한 최량의 형태>
다음으로, 본 발명에 따른 반도체 기판의 제조 방법 및 그 반도체 기판의 제조 방법을 공정 중에 포함하는 반도체 장치의 제조 방법, 및, 반도체 장치가 상기 고성능 특성을 갖는 것을 가능하게 하기 위한 그 방법에 의해 제조된 반도체 기판 및 그 반도체 기판을 이용한 반도체 장치를 도면을 참조하여 이하에 설명한다.
이하의 발명을 실시하기 위한 최량의 형태는, 본 발명의 개시에서 앞서 충분히 설명한 본 발명의 복수의 양태를 실현하기 위한 최량의 형태의 전형예이고, 본 발명의 주제는, 본 발명의 개시에서 앞서 충분히 설명한 바와 같지만, 1 또는 그 이상의 적합한 실시 형태에서의 이하의 한층 더한 설명을 도면을 참조하여 행함으로써, 발명을 실시하기 위한 최량의 형태를 이해하는 것을 용이하게 하는 것이다.
[1] 반도체 기판의 제조 방법
도 3A 내지 도 3E는, 본 발명에 따른 반도체 기판의 신규 제조 방법의 하나의 전형예에 포함되는 일련의 공정에서의 기판을 도시하는 부분 종단면도이다.
도 3A에 도시한 기판(1)을 준비하고, 그 후, 제1 단계로서, 도 3B에 도시한 바와 같이, 해당 기판(1)의 미리 정해진 영역에 마스크 M을 개재하여 선택적으로 이온을 주입하고, 그 미리 정해진 영역에 분산하는 다수의 미소한 공동(2)을 형성한다.
그 후, 제2 단계에서 해당 기판(1)을 열처리하여, 도 3C에 도시한 바와 같이, 다수의 미소한 공동(2) 내의 이온을 가스로서 해당 기판(1) 밖으로 방출하고,도 3D에 도시한 바와 같이, 이온이 가스로서 방출된 상기 다수의 미소한 공동(2)의 각각을 성장시켜, 그 사이즈를 크게 하고, 도 3E에 도시한 바와 같이, 상호 인접하는 공동(2)끼리를 합체시켜, 최종적으로, 해당 기판(1)의 미리 정해진 영역 전체로 넓어지는 일체화된 대략 편평 형상의 공동(2)을 형성한다. 이에 의해, 미리 정해진 영역에 공동(2)을 갖는 기판(10) 즉 SON 기판을 제조한다.
이하, 본 발명의 제1 단계, 및 제2 단계를 실시하기 위한 최량의 형태에 관하여 설명한다.
(제1 단계)
제1 단계에서는, 기판(1)의 미리 정해진 영역에 선택적으로 이온을 주입함으로써, 해당 기판(1)의 해당 영역에 걸쳐 분산하는 다수의 미소한 공동(2)을 형성한다.
해당 기판(1)은, 반도체 기판으로서 이용할 수 있으며, 또한, 이온을 주입함으로써 미소한 공동(2)을 형성할 수 있으며, 후술하는 제2 단계에서 그 미소한 공동(2)을 성장, 합체시켜 최종적으로 원하는 크기의 공동(2)을 형성할 수 있는 기판이면 되고, 특별히 한정되지 않는다. 해당 기판(1)의 전형예는, 실리콘 기판, 실리콘 이외의 반도체 기판, 산화물 기판, 질화물 기판, 산질화물 기판 등을 포함하지만, 이들에 한정되는 것은 아니다. 이 중에서도 특히 실리콘 기판이 바람직하다.
제1 단계에서 기판(1)에 미소한 공동(2)을 형성하기 위해 이용되는 이온에 대해서도, 본 발명은 특별히 한정되지 않고, 미소한 공동(2)을 형성할 수 있는 이온이면 어떠한 것이어도 된다. 그러나, (A) 상온에서 기판(1)에 주입해도 기판(1)에 손상을 주지 않고, (B) 기판(1)의 미리 정해진 영역(특히 기판 표면으로부터의 원하는 깊이)에 주입하기 위해 비정 거리를 컨트롤하는 것이 용이한 이온인 것이 바람직하다. 이러한 성질을 갖는 이온으로서는, 소위 「경 이온」이라고 하는 이온을 들 수 있으며, 구체적으로는, 수소 이온, 헬륨 이온, 네온 이온, 및 불소 이온을 예로 들 수 있다.
그 다수의 미소 공동은, 상온에서 이온 주입한 경우에도 형성된다. 즉, 이온 주입의 에너지에 의해 기판 내의 원자가 이탈하여, 미소 공동이 형성된다. 여기서, 주입되는 이온이 경 이온인 경우, 인접하는 이온끼리가 모여 가스로 된다.
이러한 이온을 주입하는 조건, 예를 들면, 가속 전압 및 도우즈 등은, 기판(1)의 어느 위치(깊이나 범위)에 어느 정도의 이온을 주입할지에 의해 결정할 수 있다. 즉, 이온 주입 조건은, 최종적으로 어떠한 공동(2)을 기판(1)에 형성하고자 하는지에 따라 결정할 수 있으며, 특별히 한정되는 것은 아니다. 전형예로서, 주입하는 이온으로서 헬륨 이온을 이용한 경우에 있어서, 가속 전압을 5keV∼150keV의 범위로 설정하고, 도우즈를 5×1015∼1×1018/㎠의 범위로 설정하는 것이 바람직하다.
제1 단계에서는, 최종적으로 공동(2)을 형성할 영역, 즉 미리 정해진 영역에 상술한 이온을 선택적으로 주입하는 것이 필요하다. 본 발명의 방법에 의해 제조된 반도체 기판(10)을 이용하여 반도체 장치를 제조하는 것이 최종 목적이지만, 상술한 공동(2)을 형성할 영역은, 반도체 장치에 어떠한 특성을 갖게 할지를 고려하여 임의로 결정하면 되고, 본 발명은 해당 영역을 특별히 한정하는 것은 아니다. 또한, 기판(1)에 형성된 공동(2)과 반도체 장치와의 관계에 대해서는 후술한다.
또한, 기판(1)의 미리 정해진 영역에만 이온을 선택적으로 주입하기 위한 방법에 대해서도, 특별히 한정되지 않고, 예를 들면, 도 3B에 도시한 바와 같이, 미리 정해진 영역에 대응하는 개구부를 갖는 마스크 부재 M을 기판(1) 상에 설치하고, 그 마스크 부재 M을 개재하여 공지의 이온 주입법에 의해 이온을 주입해도 된다.
또한, 대체적인 방법으로서, 후술하는 바와 같이, STI(셰도우 트렌치 아이솔레이션) 및/또는 게이트 전극을 기판에 형성하고, 그 STI 및/또는 게이트 전극에 자기 정합하도록 이온이 주입되는 영역을 선택적으로 정함으로써, 공동(2)을 형성할 영역을 그 STI, 및/또는 게이트 전극에 자기 정합하도록 선택적으로 정해도 된다. 이 방법에서도, 마스크 부재 M을 사용하여 선택적으로 이온을 주입하는 방법과 마찬가지의 작용을 갖는다.
(제2 단계)
제2 단계는, 상기 제1 단계에 의해 미리 정해진 영역에 미소한 공동(2)이 형성된 기판(1)에 열처리를 실시함으로써, 다수의 미소한 공동(2)의 각각을 성장시켜 사이즈를 크게 하고, 상호 인접하는 미소한 공동끼리를 합체시켜, 최종적으로 상기 미리 정해진 영역 전체에 걸쳐 넓어지는 일체화된 공동(2)을 형성하기 위한 단계이다. 상기 제2 단계에서의 열처리에 의해 형성된 상기 일체화된 공동(2)은, 해당공동의 내측 표면에 의해 상기 기판 외부로부터 완전하게 폐쇄된 내부 공간을 갖는다. 즉 그 내부 공간은, 상기 기판(1)의 외부와는 연통하지 않는다. 또한, 이온을 주입하는 영역을 선택함으로써, 일체화된 공동(2)이 넓어지는 영역을 선택하는 것이 가능하다. 즉, 그 미리 정해진 영역이 기판(1)의 표면에 대략 평행한 평탄 형상의 영역인 경우, 일체화된 공동(2)도 기판(1)의 표면에 대략 평행한 편평 형상을 갖는다.
제2 단계에는, 도 3E에 도시한 바와 같이, 예를 들면 1000℃ 이상의 높은 온도 범위에서 행해지는 고온 열처리에 기판(1)을 노출시키기 위한 공정을 포함해도 된다. 이와 같이, 고온 열처리를 행함으로써, 상기 제1 단계에서 형성된 다수의 미소한 공동(2)에 기초하여 최종적으로 상기 미리 정해진 영역 전체에 걸쳐 넓어지는 일체화된 공동(2)을 형성하는 것 외에, 또한, 부가적으로는, 기판(1) 그 자체를 연화시킬 수 있고, 그 결과, 기판(1) 내부에 공동(2)이 형성된 순간에서는, 공동(2)이 형성된 부분의 기판 표면이 솟아올랐다고 해도, 곧 기판 표면은 평탄하게 복귀할 수 있기 때문에, 기판 표면의 높은 평탄성을 유지하는 것이 가능하게 된다.
도 3C 내지 도 3E에 도시한 제2 단계는, 도 3C에 도시한 바와 같이 상기 주입된 이온을 가스로서 상기 기판 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 범위에서 행해지는 저온 열처리와, 도 3D에 도시한 바와 같이 상기 다수의 미소 공동의 각각을 성장시키기 위해 700℃ 이상 1000℃ 미만의 중 온도 범위에서 행해지는 중온 열처리와, 도 3E에 도시한 바와 같이 상호 인접하는 미소 공동끼리를 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동(2)을 형성하기 위해 1000℃ 이상의 높은 온도 범위에서 행해지는 고온 열처리를 포함하지만, 제2 단계는, 이들 3개의 서브 단계에 한정할 필요는 없다. 저온 열처리, 중온 열처리 중 어느 하나, 또는 쌍방을 생략하는 것도 가능하다.
그러나, 도 3C 내지 도 3E에 도시한 바와 같이, 이하의 이유로 제2 단계를 상기 3개의 서브 단계에 의해 구성하는 것이 바람직하다. 도 3C에 도시한 저온 열처리에서는, 주입된 이온을 가스의 상태로 기판(1) 밖으로 방출한다. 그 후의 도 3D에 도시한 중온 열처리에서는, 상술한 바와 같이 이온이 가스로서 방출된 다수의 미소 공동(2)의 각각을 성장시킨다. 또한 그 후의 도 3E에 도시한 고온 열처리에서는, 상기 미소 공동의 사이즈를 더욱 크게 하여, 상호 인접하는 미소 공동끼리를 합체시켜, 최종적으로 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동(2)을 형성함과 함께, 상술한 바와 같이 기판 표면의 평탄성을 유지한다. 이 일체화된 공동(2)은, 기판 표면에 대략 평행한 편평 형상이다. 이 기판 표면에 대략 평행한 편평 형상은, 상기 미리 정해진 영역이 갖는 기판 표면에 대략 평행한 편평 형상에 일치한다.
제2 단계를 행할 때의 상세한 조건, 예를 들면, 열처리 분위기, 온도, 승온 속도, 시간 등에 대해서는 최종적으로 형성하고자 하는 공동의 크기 등을 고려하여 임의로 결정할 수 있다. 하나의 전형예로서, 열처리 분위기를 O2를 0.5% 포함하는 Ar 분위기로 하고, 도 3C에 도시한 저온 열처리를 400℃∼600℃의 낮은 온도 영역에서 2시간 행하며, 계속해서 도 3D에 도시한 중온 열처리를 800℃∼1000℃의 중간온도 영역에서 2시간 행하고, 또한 도 3E에 도시한 고온 열처리를 1200℃로부터 매분 0.02℃씩 천천히 올린 승온 속도로 1350℃까지 승온하고, 그 후 1350℃의 고온에서 5시간 처리함으로써, 평탄한 기판 표면에 거의 평행한 대략 편평 형상의 공동(2)을 형성할 수 있다.
또한, 본 발명의 방법에서는, 상기 저온 열처리 및 상기 중온 열처리의 쌍방을 O2를 0.5% 포함하는 Ar 분위기에서 행하고, 상기 고온 열처리를 산소가 풍부한 분위기에서 행해도 된다. 도 3F는, 도 3E에 도시한 고온 열처리를 산소가 풍부한 분위기에서 행한 경우에 형성되는, 내측 표면이 산화막으로 피복된 공동을 갖는 SON 기판(10)을 도시하는 부분 종단면도이다. 고온 열처리를 산소 분위기에서 행함으로써, 도 3F에 도시한 바와 같이, 기판(1)의 미리 정해진 영역에 형성된 공동(2)의 내측 표면(3)에 절연성이 우수한 산화막(4)이 형성된 SON 기판(10)이 얻어진다.
고온 열처리를 산소 분위기에서 행하는 경우에는, 고온 열처리를 행하는 시간 모두에서 산소 분위기로 할 필요는 없으며, 임의의 일정한 시간만 산소 분위기에서 고온 열처리를 행하고, 그 밖의 시간은 O2를 0.5% 포함하는 Ar 분위기에서 고온 열처리를 행해도 된다. 고온 열처리를 5시간 행하는 경우에는, 그 후반, 예를 들면 최후의 1시간만을 산소 분위기에서 고온 열처리를 행해도 된다. 이와 같이 고온 열처리 단계의 최후의 일정 시간만을 산소 분위기에서 고온 열처리를 행하는 이유는, 상술한 바와 같이, 고온 열처리는 기판 내에 형성된 미소한 공동의 한층더한 성장 및 합체를 야기하기 위해 행하지만, 미소한 공동이 성장이나 합체를 하고 있는 도중에는, 미소한 공동의 내측 표면에 산화막이 형성되는 것을 확실하게 방지하기 위해서이다. 일단, 미소한 공동의 내측 표면에 산화막이 형성되면, 그 후의 한층 더한 미소한 공동의 성장이나 합체를 산화막이 방해할 가능성이 있기 때문이다.
산소 분위기에 함유되는 산소 원자가 고온 열처리에 의해, 상기 기판(1)의 표면으로부터 기판 상부 영역을 통해, 완전하게 폐쇄된 상기 공동(2)의 내부 공간에 도입되며, 그 도입된 산소에 의해 상기 공동(2)의 내측 표면이 산화되어, 상기 공동(2)의 내측 표면(3)에 산화막(4)이 형성된다. 상술한 작용 효과 외에, 산소가 풍부한 분위기에서 고온 열처리를 행함으로써, 상기 공동(2)의 내측 표면(3)에 산화막(4)을 형성할 수 있다. 공동(2)의 내부 표면(3)에 산화막(4)을 형성함으로써, 공동(2)에서의 절연성이 높아지며, 이에 의해 누설 전류의 한층 더한 저감 및 삭감이 가능하게 된다.
그리고, 산소 분위기의 산소 함유량 즉 산소 농도를 조정함으로써, 해당 공동(2)의 내측 표면(3)에 형성되는 산화막(4)의 막 두께를 조정하는 것이 가능하다. 다시 말하면, 산소 분위기의 산소 함유량 즉 산소 농도를 증가시킴으로써, 해당 공동(2)의 내측 표면(3)에 형성되는 산화막(4)의 막 두께를 증가시킬 수 있다.
고온 열처리를 행할 때의 산소 분위기 속에 포함되는 산소의 양, 즉 산소 농도에 대해서는, 본 발명에서는 특별히 한정되는 것은 아니며, 형성하고자 하는 산화막의 막 두께에 의해 임의로 결정할 수 있다. 분위기 속에 포함되는 산소의 양즉 산소 농도가 증가함으로써, 기판(10) 내부에 형성된 공동(2)의 내측 표면을 피복하는 산화막(4)의 막 두께가 증가된다.
도 3G는, 도 3E에 도시한 고온 열처리를 산소의 함유량이 많은 분위기 즉 산소 농도가 높은 분위기에서 행한 경우에 형성되는, 내부 공간이 산화막으로 채워진 공동을 갖는 부분 SOI 기판을 도시하는 부분 종단면도이다. 즉, 도 3G에 도시한 바와 같이, 분위기 속에 포함되는 산소의 함유량을 많게 함으로써, 즉 산소 농도를 높게 함으로써, 해당 공동(2)의 내측 표면(3)에 형성되는 산화막(4)의 막 두께를 더욱 증가시켜, 해당 공동(2)을 산화막(4)으로 채우는 것도 가능하다. 이와 같이 하여 제조된, 공동(2)이 산소막(4)으로 채워진 기판(20)은, 부분적으로 SOI 구조를 갖고 있는 것으로 간주할 수 있다.
또한, 본 발명의 반도체 기판의 제조 방법에서는, 고온 열처리뿐만 아니라 제2 단계에 포함되는 모든 서브 단계, 즉, 저온 열처리나 중온 열처리를 산소 분위기에서 행하는 것도 가능하다. 여기서, 저온 열처리나 중온 열처리를 산소 분위기에서 행하면, 미소한 공동(2)의 내측 표면이 산화되며, 그 후의 미소한 공동(2)의 성장 및 합체를 방해할 것이 우려되지만, 실제로는, 이들 저온 열처리나 중온 열처리는 온도가 충분히 높지 않기 때문에, 분위기 속의 산소가 기판(1) 내에 들어가기 어려워, 미소한 공동(2)의 내측 표면이 실질적으로 산화되지 않고, 따라서 미소한 공동(2)의 성장이나 합체의 프로세스에 실질적인 악영향을 미칠 가능성은 낮다.
이상 설명한 바와 같이, 본 발명의 반도체 기판의 제조 방법에 따르면, 제1 단계로서, 기판(1)의 미리 정해진 영역에 선택적으로 이온을 주입하여, 그 미리 정해진 영역에 분포하는 다수의 미소한 공동(2)을 형성한다. 또한 제2 단계로서, 미소한 공동(2)이 형성된 기판(1)에 열처리를 실시함으로써, 상기 미소한 공동(2)을 성장시켜, 인접하는 미소한 공동(2)끼리를 합체시켜, 기판 표면에 거의 평행한 대략 평판 형상의 공동(2)을 기판(1) 내에 형성함으로써, 해당 공동(2)을 갖는 SON 반도체 기판(1)을 형성한다.
또한, 산소 분위기에서 고온 열처리를 행하는 경우, 산화되는 것은 공동(2)의 내측 표면(3)뿐만 아니라 해당 기판(1)의 표면도 당연히 산화되어, 해당 기판(1)의 표면에 도시하지 않은 산화막이 형성된다. 상술한 바와 같이, 산소 분위기의 산소 함유량 즉 산소 농도를 조정함으로써, 기판 표면의 산화되는 영역의 두께를 조정하는 것이 가능하고, 나아가서는, 기판(1)의 표면에 형성되는 도시하지 않은 산화막의 막 두께를 조정하는 것이 가능하다. 그리고, 산소 분위기에서의 고온 열처리에 의해 그 기판 표면에 형성된 도시하지 않은 산화막은, 그 후 제거 즉 깎여진다. 산화막 제거 후의 SON 기판(10) 혹은 부분 SOI 기판(20)에서, 공동 상의 영역을 활성층으로서 사용할 수 있다. 이 경우, 산화막 제거 후의 기판 표면으로부터 공동의 상부까지의 거리가 활성층의 두께로 된다. 따라서, 그 기판 표면에 형성된 도시하지 않은 산화막의 막 두께 및 상기 공동의 내측 상 표면에 형성된 산화막의 막 두께를 조정함으로써, 도시하지 않은 산화막 제거 후의 SON 기판(10) 혹은 부분 SOI 기판(20)의 활성층의 두께를 조정할 수 있다. 즉, 산소 분위기의 산소 함유량 즉 산소 농도를 높게 하여, 기판 표면에 형성되는 산화막의 막 두께를 두껍게 하면, 그 산화막 제거 후의 최종적으로 얻어지는 SON 기판(10) 혹은 부분SOI 기판(20)의 활성층의 두께가 얇아진다. 산소 분위기의 산소 함유량 즉 산소 농도를 낮게 하여, 기판 표면에 형성되는 산화막의 막 두께를 얇게 하면, 그 산화막 제거 후의 최종적으로 얻어지는 SON 기판(10) 혹은 부분 SOI 기판(20)의 활성층의 두께가 두꺼워진다.
도 3E, 도 3F 및 도 3G에 도시한 바와 같이, 그 일체 형성된 공동(2)은, 내측 표면(3)에 의해 상기 기판(1)의 외부로부터 완전하게 폐쇄된 내부 공간을 갖는다. 즉 그 내부 공간은, 상기 기판(1)의 외부와는 연통하지 않는다. 따라서, 너무 높은 온도에서의 열처리를 피하고, 또한 상기 공동(2) 내에 절연막을 형성하는 것을 실현하기 위해서는, 산소가 풍부한 분위기에서 열처리를 고온에서 행하여 산소를 공동 내에 도입하는 것이 바람직하다. 다른 원소 예를 들면 질소가 풍부한 분위기에서 열처리를 행하여 그 다른 원소를 공동(2) 내에 도입하기 위해서는, 산소의 경우보다 더 높은 온도에서의 열처리가 필요로 된다. 따라서, 열처리에 의해 해당 공동(2)의 내측 표면(3)에 산화막(4) 이외의 절연막을 형성하는 것은, 상술한 산화막(4)을 형성하는 경우에 비해 어렵다. 또한, 해당 공동(2)의 내측 표면(3)에 형성되는 절연막(4)과 상기 기판의 계면의 상태를 양호하게 하기 위해서는, 상기 기판(1)이 실리콘 기판이고 산화막(4)이 산화실리콘인 것이 바람직하다.
이상 설명한 바와 같이, 본 발명에 따르면, 그 제2 단계가, 기판(1)을 1000℃ 이상의 온도에 노출하는 고온 열처리로 이루어지는 서브 단계를 포함하기 때문에, 미소한 공동(2)이 성장하여, 합체하는 것과 동시에, 기판(1) 그 자체도 고온에 노출됨으로써 연화되어 있고, 그 결과, 기판 내부에 공동(2)이 형성된 순간에는,공동(2)이 형성된 부분의 기판 표면이 솟아올랐다고 해도, 곧 기판 표면은 평탄하게 되돌아갈 수 있다. 즉 솟아오른 부분이 평탄해지기 때문에, 도 3E에 도시한 높은 표면 평탄성을 갖는 SON 기판(1)을 제조할 수 있다.
또한, 고온 열처리의 적어도 최후의 일정 기간에서, 그 고온 열처리를 산소 분위기에서 행함으로써, 공동(2)의 내측 표면(3)을 피복하는 산화막(4)을 형성하고, 도 3F에 도시한 SON 기판(10)을 얻을 수 있다.
또한, 산소 분위기의 산소의 함유량 즉 산소 농도를 증가시킴으로써, 공동(2)을 채우는 산화막(4)을 형성함으로써 도 3G에 도시한 부분 SOI 기판(20)을 얻을 수 있다.
도시하지 않지만, 해당 공동(2)의 내측 표면(3)에 형성되는 절연막을 산화막(4)을 포함하는 다층 구조로 하는 것도 가능하다. 이 경우, 도 3F에 도시한 바와 같이 해당 공동(2)의 내측 표면(3)에 산화막(4)을 상술한 방법으로 형성한 후, 상기 공동(2)과 상기 기판(1)의 외부를 연통하는 도시하지 않은 적어도 1개의 연통 구멍을 형성하고, 그 연통 구멍을 통해, 해당 공동(2)의 내측 표면(3)을 피복하는 산화막(4) 상에, 도시하지 않은 적어도 1개의 다른 절연막을 더 형성하고, 해당 공동(2)의 내측 표면(3)을 피복하는 다층 절연 구조체를 형성하는 것도, 필요에 따라 가능하다. 이 경우, 산화막 이외의 절연막을 구성하는 절연 물질은, 절연성을 나타내는 모든 물질을 포함하지만, 상기 기판(1)이 실리콘인 경우, 상기 산화막(4)은 바람직하게는 산화실리콘이며, 다른 절연막의 전형예로서, 알루미나, 질화알루미늄, 산화하프늄, 산화지르코늄, 및 산화하프늄 실리콘 등을 포함하지만, 결코 이들에 한정되는 것은 아니다.
또한, 도 3E에 도시한 바와 같이 상기 고온 열처리에 의해 산화막(4)을 해당 공동(2)의 내측 표면(3) 상에 형성 경우에도, 해당 공동(2)을 상술한 방법으로 형성한 후, 상기 공동(2)과 상기 기판(1)의 외부를 연통하는 적어도 1개의 연통 구멍을 형성하고, 그 연통 구멍을 통해, 해당 공동(2)의 내측 표면(3) 상에, 적어도 1개의 절연막을 형성하는 것도, 필요에 따라 가능하다.
[2] 반도체 장치의 제조 방법
본 발명의 반도체 장치의 제조 방법은, 그 반도체 장치의 제조 공정 중에, 상술한 반도체 기판의 제조 방법의 제조 공정을 포함하는 것이다. 즉, 상술한 반도체 기판의 제조 방법에 의해 제조한 반도체 기판을 이용하여, 그 기판 상에 반도체 장치를 제조한다.
상술한 반도체 기판의 제조 방법은, 기판(1)의 미리 정해진 영역에 절연성이 우수한 그 평판 형상의 공동(2), 혹은 내측 표면(3)에 산화막(4)을 갖는 공동(2), 혹은 내부 공간이 산화막(4)으로 채워진 공동(2)을, 기판 표면에 거의 평행하게 형성할 수 있다. 이 때문에, 미리 정해진 영역에 절연성이 우수한 그 평판 형상의 공동(2)을 갖는 반도체 기판(1)에, 반도체 장치를 형성함으로써, 상기 반도체 장치의 누설 전류를 억제할 수 있고, 이것이 종래의 반도체 기판을 이용한 경우와 비교하여, MOS 트랜지스터 등의 반도체 초고집적 회로의 집적도의 한층 더한 증가, 한층 더한 소비 전력의 저감, 그리고 한층 더한 고속 동작 특성의 향상을 가능하게 한다.
(제1 실시 형태)
도 4A 및 도 4B는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 기판 및 반도체 장치를 도시하는 부분 종단면도이다.
도 3A 내지 도 3F를 참조하여 상술한 본 발명의 반도체 기판의 제조 방법에 따라, 도 4A에 도시한 SON 반도체 기판(10)을 제조한다. 반도체 기판(10)은, 기판 표면에 거의 평행한 대략 편평 형상의 공동(2)을 갖고, 해당 공동(2)의 내측 표면(3)은 산화막(4)으로 피복되어 있다. 상기 반도체 기판(10) 내부에 형성된 공동(2)의 곧 위의 활성 영역에, 도 4B에 도시한 전계 효과형 트랜지스터를 형성한다. 그 전계 효과형 트랜지스터의 게이트 전극(11), 소스 영역(12), 드레인 영역(13), 게이트 절연막(14), 및 사이드월(15, 16)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다. 여기서, 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에 인접한다.
이 방법에 따르면, 그 전계 효과형 트랜지스터의 아래에 절연성이 우수한 공동(2)을 갖고 있기 때문에, 누설 전류를 억제할 수 있어, 상기 반도체 장치의 소비 전력의 한층 더한 저감 및 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에 인접한다. 이 때문에, 소스 영역(12) 및 드레인 영역(13)이 갖는 p-n 접합에 기인하는 기생 용량이 저감되어, 그 전계 효과형 트랜지스터의 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 반도체 기판을 제조하고, 그 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 반도체 기판을 제조하고, 그 반도체 기판 상에 반도체 장치를 형성해도 된다.
(제2 실시 형태)
도 5A 및 도 5B는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도이다.
도 5A 및 도 5B에 도시한 제2 실시 형태에서의 반도체 장치의 제조 방법은, 상기 제1 실시 형태와 기본적으로는 마찬가지의 방법이지만, 기판 내부에 형성된 공동(2)과 반도체 소자로서의 전계 효과형 트랜지스터와의 위치 관계가 제1 실시 형태의 그것과 다르다. 도 3A 내지 도 3F를 참조하여 상술한 본 발명에서의 반도체 기판의 제조 방법에서, 최종적으로 형성되는 공동(2)을 기판(1)의 표면에 투영한 면적이 기판(1) 표면에 형성되는 게이트 전극(11)을 기판 표면에 투영한 면적의 80∼100%로 되도록, 공동(2)이 형성된 도 5A에 도시한 반도체 기판(10)을 제조한다. 그 반도체 기판(10) 내부에 형성된 공동(2) 상에, 도 5B에 도시한 전계 효과형 트랜지스터를 형성한다. 그 전계 효과형 트랜지스터의 게이트 전극(11), 소스 영역(12), 드레인 영역(13), 게이트 절연막(14), 및 사이드월(15, 16)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다. 여기서, 해당 공동(2)은, 게이트 전극(11) 아래의 채널 영역의 아래로는 연장되지만, 사이드월(15, 16)의 아래 및 소스 영역(12), 드레인 영역(13)의 아래로는 연장되지 않는다.
이 방법에 의해서도, 상기 제1 실시 형태와 마찬가지의 소자 특성, 및 회로 특성을 갖는 반도체 장치를 제조하는 것이 가능하다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 SOI 반도체 기판을 제조하고, 그 SOI 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 SON 반도체 기판을 제조하고, 그 SON 반도체 기판 상에 반도체 장치를 형성해도 된다.
(제3 실시 형태)
도 6A 내지 도 6D는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도이다.
도 6A에 도시한 바와 같이, 기판(1)에 복수의 STI(셰도우 트렌치 아이솔레이션)(20)를 형성함으로써, 후에 공동을 형성할 영역을 기판 내에 획정한다. 그 후, 도 6B에 도시한 바와 같이, 기판(1) 전체에 이온을 주입함으로써, 그 STI(20)에 자기 정합한 영역에만 다수의 미세한 공동이 형성된다. 한편, STI(20) 내에도 이온이 주입되지만, STI(20)의 내부에는 미세한 공동은 형성되지 않는다. 단, 주입하는 이온의 비정 거리 즉 이온이 주입되는 깊이를, 기판(1)에 형성한 STI(20)의 저부의 깊이보다 얕게 할 필요가 있다.
그 후, 도 3C 내지 도 3F를 참조하여 상술한 열처리를 행함으로써, 도 6C에 도시한 바와 같이, 그 STI(20)에 자기 정합한 영역에만 선택적으로 형성한 다수의 미세한 공동을 성장 및 합체시키고, 그 STI(20)에 자기 정합하며 또한 내측 표면이 산화막(4)으로 피복된 대략 편평 형상으로 기판 표면에 거의 평행한 공동(2)을 갖는 SON 반도체 기판(10)을 제조하였다.
그 후, 그 STI(20)에 자기 정합한 공동(2) 상의 활성 영역에, 도 6D에 도시한 전계 효과형 트랜지스터를 형성한다. 그 전계 효과형 트랜지스터의 게이트 전극(11), 소스 영역(12), 드레인 영역(13), 게이트 절연막(14), 및 사이드월(15, 16)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다. 여기서, 소스 영역(12) 및 드레인 영역(13)의 하부는 해당 공동(2)의 상부에 인접한다.
이 방법에 따르면, 반도체 장치의 아래에 절연성이 우수한 공동(2)을 갖고 있기 때문에, 누설 전류를 억제할 수 있어, 그 반도체 장치의 소비 전력의 한층 더한 저감 및 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에인접한다. 이 때문에, 소스 영역(12) 및 드레인 영역(13)이 갖는 p-n 접합에 기인하는 기생 용량이 저감되어, 그 전계 효과형 트랜지스터의 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 SOI 반도체 기판을 제조하고, 그 SOI 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 SON 반도체 기판을 제조하고, 그 SON 반도체 기판 상에 반도체 장치를 형성해도 된다.
(제4 실시 형태)
도 7A 내지 도 7D는, 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도이다.
도 7A에 도시한 바와 같이, 기판(1)에 게이트 절연막(14) 및 게이트 전극(11)을 형성함으로써, 후에 공동을 형성할 영역을 기판(1) 내에 획정한다. 게이트 절연막(14) 및 게이트 전극(11)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다.
그 후, 도 7B에 도시한 바와 같이, 그 게이트 전극(11)을 마스크로 하여 기판(1) 전체에 이온을 주입함으로써, 그 게이트 전극(11)에 자기 정합한 영역에만 다수의 미세한 공동이 형성된다. 그 게이트 전극(11) 아래의 영역에는, 그 게이트 전극(11)이 마스크로서 기능하기 때문에 이온이 주입되지 않는다. 이 때문에, 그 게이트 전극(11) 아래의 영역에는 미세한 공동은 형성되지 않는다. 따라서, 그 게이트 전극(11)에 자기 정합한 영역에만 선택적으로 다수의 미세한 공동이 형성된다.
그 후, 도 3C 내지 도 3F를 참조하여 상술한 열처리를 행함으로써, 그 게이트 전극(11)에 자기 정합한 영역에만 선택적으로 형성한 다수의 미세한 공동을 성장 및 합체시키고, 기판 표면에 거의 평행 또한 그 게이트 전극(11)에 자기 정합하며, 또한 내측 표면이 산화막(4)으로 피복된 대략 편평 형상의 공동(2)을 갖는 도 7C에 도시한 SON 반도체 기판(10)을 제조하였다.
그 후, 그 SON 반도체 기판(10) 상에, 도 7D에 도시한 전계 효과형 트랜지스터를 형성한다. 그 전계 효과형 트랜지스터의 소스 영역(12), 드레인 영역(13), 및 사이드월(15, 16)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다. 여기서, 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에 인접한다.
이 방법에 따르면, 반도체 장치의 아래에 절연성이 우수한 공동(2)을 갖고 있기 때문에, 누설 전류를 억제할 수 있어, 그 반도체 장치의 소비 전력의 한층 더한 저감 및 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에인접한다. 이 때문에, 소스 영역(12) 및 드레인 영역(13)이 갖는 p-n 접합에 기인하는 기생 용량이 저감되어, 그 전계 효과형 트랜지스터의 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
이 방법에 따르면, 게이트 전극(11)을 마스크로 하여 이온 주입을 행함으로써, 게이트 전극(11)에 자기 정합하는 공동(2)을 형성할 수 있다. 이 방법은, 본 발명의 반도체 기판의 제조 방법에서 이온 주입 전용의 마스크 M을 이용할 필요가 없고, 또한, 상기 제3 실시 형태와 같이 STI(20)를 형성할 필요도 없기 때문에, SON 반도체 기판(10)을 이용하여, 우수한 소자 특성 및 회로 특성을 갖는 반도체 장치를 간편하고 또한 정밀하게 제조할 수 있다.
또한, 본 제4 실시 형태에서의 반도체 장치의 제조 방법에서는, 게이트 절연막(14)과 게이트 전극(11)을 형성한 후, 이온 주입 공정 및 그 후의 열처리 공정을 행하고 있지만, 게이트 절연막(14)과 게이트 전극(11) 외에, 그 게이트 전극(11)의 양측에 사이드월(15, 16)을 형성한 후에, 이온 주입 공정 및 그 후의 열처리 공정을 행해도 된다. 이 경우, 공동(2)은 사이드월(15, 16)에 자기 정합한다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 SOI 반도체 기판을 제조하고, 그 SOI 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 SON 반도체 기판을 제조하고, 상기 반도체 기판 상에 반도체 장치를 형성해도 된다.
(제5 실시 형태)
도 8A 내지 도 8G는, 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도이다. 본 실시 형태에 따른 반도체 장치의 제조 방법은, 상기 제4 실시 형태에 따른 반도체 장치의 제조 방법의 응용예에 상당한다.
도 8A에 도시한 바와 같이, 표면에 절연막(30)이 형성된 제1 기판(31)과, 표면에 다결정 실리콘층(32)이 퇴적한 제2 기판(33)을 형성한다. 도 8B에 도시한 바와 같이, 그 절연막(30)과 그 다결정 실리콘층(32)이 상호 접하도록, 그 제1 기판(31)과 그 제2 기판(33)을 접합함으로써, 적층 구조를 갖는 기판(35)을 형성한다. 또한 도 8C에 도시한 바와 같이, 이 기판(35)에서의 절연막(30)에 인접하는 제1 기판(31)의 표면을 연삭하여 제1 기판(31)을 박막화한다.
그 후, 도 8D에 도시한 바와 같이, 박막(31)의 표면에 제1 게이트 절연막(14) 및 제1 게이트 전극(11)을 형성함으로써, 후에 공동을 형성할 영역을 기판 내에 획정한다. 게이트 절연막(14) 및 게이트 전극(11)의 각각의 형성은, 기지의 방법에 따라 행하는 것이 가능하다.
그 후, 도 8E에 도시한 바와 같이, 그 게이트 전극(11)을 마스크로 하여 기판(35) 전체에 이온을 주입함으로써, 그 게이트 전극(11)에 자기 정합한 그 다결정실리콘층(32)의 특정 영역에만 이온이 주입되어, 그 특정 영역에 다수의 미세한 공동이 형성된다. 그 게이트 전극(11) 아래의 영역에는, 그 게이트 전극(11)이 마스크로서 기능하기 때문에 이온이 주입되지 않는다. 이 때문에, 그 게이트 전극(11) 아래의 영역에는 미세한 공동은 형성되지 않는다. 따라서, 그 게이트 전극(11)에 자기 정합한 그 다결정 실리콘층(32)의 특정 영역에만 선택적으로 다수의 미세한 공동이 형성된다.
그 후, 도 3C 내지 도 3F를 참조하여 상술한 열처리를 행함으로써, 그 게이트 전극(11)에 자기 정합하는 그 다결정 실리콘층(32)의 특정 영역에만 선택적으로 형성한 다수의 미세한 공동을 성장 및 합체시키고, 기판 표면에 거의 평행 또한 그 게이트 전극(11)에 자기 정합하며, 또한 내측 표면이 산화막(4)으로 피복된 대략 편평 형상의 공동(2)을 그 다결정 실리콘층(32)의 특정 영역에 선택적으로 형성하고, 도 8F에 도시한 SON 반도체 기판(35)을 제조하였다.
그 후, 그 SON 반도체 기판(35) 내부에 형성되며 또한 그 게이트 전극(11)에 자기 정합한 공동(2) 상에, 도 8G에 도시한 전계 효과형 트랜지스터를 형성한다. 그 전계 효과형 트랜지스터의 소스 영역(12) 및 드레인 영역(13) 및 채널 영역(31)을 박막화한 제1 기판(31) 내에 형성한다. 소스 영역(12) 및 드레인 영역(13) 및 채널 영역(31)의 형성은, 기지의 방법에 따라 행하는 것이 가능하다. 여기서, 소스 영역(12) 및 드레인 영역(13)의 하부는 해당 공동(2)의 상부에 인접한다.
이 방법에 따르면, 그 게이트 전극(11) 아래에 잔존하는 다결정 실리콘층(32)이 제2 게이트 전극으로서 작용하고, 상기 절연막(30)이 제2 게이트 절연막의역할을 한다. 그 결과, 소위 더블 게이트 구조를 갖는 반도체 장치를 용이하게 제조할 수 있다.
이 방법에 따르면, 반도체 장치의 아래에 절연성이 우수한 공동(2)을 갖고 있기 때문에, 누설 전류를 억제할 수 있어, 상기 반도체 장치의 소비 전력의 한층 더한 저감 및 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
또한 소스 영역(12) 및 드레인 영역(13)의 하부는, 해당 공동(2)의 상부에 인접한다. 이 때문에, 소스 영역(12) 및 드레인 영역(13)이 갖는 p-n 접합에 기인하는 기생 용량이 저감되어, 그 전계 효과형 트랜지스터의 고속 동작 특성의 한층 더한 향상이 가능하게 된다.
이 방법에 따르면, 제1 게이트 전극(11) 및 제2 게이트 전극(32)의 쌍방에 자기 정합하는 공동(2)을 형성할 수 있다. 이 방법은, 본 발명의 반도체 기판의 제조 방법에서 이온 주입 전용의 마스크 M을 이용할 필요가 없고, 또한 상기 제3 실시 형태와 같이 STI(20)를 형성할 필요도 없기 때문에, SON 반도체 기판을 이용하여, 우수한 소자 특성 및 회로 특성을 갖는 반도체 장치를 간편하고 또한 정밀하게 제조할 수 있다.
또한, 본 제5 실시 형태에서의 반도체 장치의 제조 방법에서는, 게이트 절연막(14)과 게이트 전극(11)을 형성한 후, 이온 주입 공정 및 그 후의 열처리 공정을 행하고 있지만, 게이트 절연막(14)과 게이트 전극(11) 외에, 그 게이트 전극(11)의 양측에 또한 도시하지 않은 사이드월을 형성한 후에, 이온 주입 공정 및 그 후의 열처리 공정을 행해도 된다. 이 경우, 공동(2)은 도시하지 않은 사이드월에 자기정합한다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 SOI 반도체 기판을 제조하고, 그 SOI 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 SON 반도체 기판을 제조하고, 그 SON 반도체 기판 상에 반도체 장치를 형성해도 된다.
(제6 실시 형태)
도 9A 및 도 9B는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 포함되는 공정에서의 반도체 장치를 도시하는 부분 종단면도이다.
도 9A 및 도 9B에 도시한 제6 실시 형태에서의 반도체 장치의 제조 방법은, 반도체 기판의 복수의 영역의 일부의 영역에 걸쳐 넓어지는 단일의 일체화된 공동을 형성하고, 해당 공동 상의 영역에 복수의 반도체 장치를 형성하는 것이다. 즉, 상술한 실시 형태에서는, 각 반도체 장치마다 1개의 일체화된 공동을 형성하였다. 그러나, 반도체 기판 내의 임의의 특정 영역에 복수의 반도체 장치가 형성되며, 또한 그 복수의 반도체 장치가 공통하여 공동을 필요로 하는 경우, 반드시, 그 복수의 반도체 장치의 각각에 대하여 반드시 개별의 공동을 형성할 필요는 없고, 그 복수의 반도체 장치에 공통의 1개의 공동을 그 특정 영역에 형성해도 된다. 예를 들면, 반도체 기판이 복수의 서로 다른 회로 블록을 포함하는 경우, 공동을 필요로 하는 특정 회로 블록에 걸쳐 넓어지는 1개의 공동을 형성한다. 즉, 그 특정 회로 블록 내에 형성되는 복수의 회로 소자에 공통하여 1개의 공동을 형성한다.
본 제6 실시 형태는, SOC(Silicon on a chip)라고 하는 시스템 LSI에 상술한 반도체 기판의 제조 방법을 응용한 예이다. 통상 SOC라고 하는 시스템 LSI에는, 복수의 서로 다른 기능을 갖는 회로 영역이 동일 기판 상에 혼재한다. 이 때에, SON 구조 혹은 SOI 구조를 이용함으로써 성능 향상이 예상되는 제1 타입의 회로 영역과, 통상의 Si 기판에 작성한 쪽이 양호한 특성을 나타내는 제2 타입의 회로 영역이 혼재하는 경우가 있다. 이 경우, 제1 타입의 회로 영역에만 걸쳐 넓어지는 1개의 공동을 형성한다. 여기서, 그 1개의 공동은, 제1 타입의 회로 영역에 형성되는 복수의 회로 소자에 공통으로 된다. 시스템 LSI가, DRAM 영역(100)과 LOGIC 영역(200)을 포함하는 경우를 예로 들어, 도 9A 및 도 9B를 참조하여 이하 구체적으로 설명을 행한다. LOGIC 영역(200)은, SON 구조 혹은 SOI 구조를 이용함으로써 성능 향상이 예상되는 제1 타입의 회로 영역에 상당하고, 한편, DRAM 영역(100)은, 통상의 Si 기판에 작성한 쪽이 양호한 특성을 나타내는 제2 타입의 회로 영역에 상당한다.
도 9A에 도시한 바와 같이, 기판(1)의 미리 정해진 영역에만 선택적으로 이온을 주입함으로써, 그 미리 정해진 영역만 다수의 미세한 공동이 형성된다. 그 미리 정해진 영역은, 후에 LOGIC 영역(200)으로 된다. 선택적으로 이온을 주입하는 방법은, 기지의 방법으로 실현할 수 있다. 예를 들면, 이온 주입 전용의 마스크를 통해, 그 미리 정해진 영역에만 선택적으로 이온을 주입해도 된다.
그 후, 도 3C 내지 도 3F를 참조하여 상술한 열처리를 행함으로써, 그 미리 정해진 영역에만 선택적으로 형성한 다수의 미세한 공동을 성장 및 합체시키고, 기판 표면에 거의 평행 또한 내측 표면이 산화막(4)으로 피복된 대략 편평 형상의 공동(2)을 그 미리 정해진 영역에 선택적으로 형성하여, 도 9A에 도시한 SON 반도체 기판(10)을 제조하였다.
그 후, 도 9B에 도시한 바와 같이, 복수의 LOGIC 회로 소자(50)를 포함하는 LOGIC 회로를 해당 공동(2) 상의 LOGIC 영역(200)을 형성함과 함께, 복수의 DRAM 구성 소자(51)를 포함하는 DRAM을 DRAM 영역(100)에 형성함으로써, LOGIC 회로와 DRAM을 혼재하는 SOC를 얻을 수 있다. 또한, DRAM 영역(100)의 아래에는, 해당 공동(2)은 존재하지 않는다. 그 LOGIC 회로 및 그 DRAM의 제조 방법은, 각각 기지의 제조 방법으로 실현할 수 있다. LOGIC 영역(200)에만 SON 구조를 작성함으로써, LOGIC 회로의 고속 동작 특성의 한층 더한 향상이 가능하게 됨과 함께, LOGIC 회로에서의 한층 더한 소비 전력의 저감을 실현하는 한편, DRAM 영역(100)은 통상의 Si 기판 구조를 갖기 때문에, 누설 전류가 적은 높은 신뢰성을 갖는 DRAM을 얻는 것이 가능하게 된다.
또한, SON 구조를 갖는 LOGIC 영역(200)과 SON 구조를 갖지 않는 DRAM 영역(100)에서는, Si 기판 표면의 레벨에 거의 차가 발생하지 않는다. 이 때문에, 리소그래피 공정에 관하여, 노광 시의 초점 심도가 얕은 경우에도, 양방의 영역(100,200)에서의 초점이 합치되는 것이 한층 더한 이점이다.
또한, 본 실시 형태에서의 반도체 장치의 제조 방법에서는, 고온 열처리 공정의 적어도 최후의 기간에서, 그 고온 열처리를 산소 분위기 속에서 행함으로써 공동(2)의 내측 표면을 피복하는 산화막(4)을 형성하였지만, 산소 분위기의 산소의 함유량을 증가하여, 즉 산소 분위기 속의 산소 농도를 증가시킴으로써, 도 3G에 도시한 바와 같이 공동(2)의 내부 공간이 산화막으로 채워진 SOI 반도체 기판을 제조하고, 그 SOI 반도체 기판 상에 반도체 장치를 형성해도 된다. 혹은, 그 고온 열처리를 산소가 적은 분위기 혹은 산소가 없는 분위기에서 행함으로써, 도 3E에 도시한 바와 같이 공동(2) 내에 산화막이 없는 SON 반도체 기판을 제조하고, 그 SON 반도체 기판 상에 반도체 장치를 형성해도 된다.
[3] 반도체 기판
다음으로, 본 발명에 따른 SON 반도체 기판의 신규 구조에 대하여 도면을 이용하여 상세히 설명한다. 도 10은 본 발명에 따른 SON 반도체 기판의 신규 구조를 도시하는 부분 종단면도이다. 도 11은 본 발명에 따른 SON 반도체 기판의 다른 신규 구조를 도시하는 부분 종단면도이다. 도 12는 본 발명에 따른 SON 반도체 기판의 또 다른 신규 구조를 도시하는 부분 종단면도이다.
도 10, 도 11 및 도 12에 도시한 SON 반도체 기판은 모두, 상술한 본 발명의 반도체 기판의 제조 방법을 적용함으로써 얻는 것이 가능하다. 상기 제1 단계에서의 이온 주입 공정에서는, 이온종, 가속 전압, 도우즈 등의 이온 주입 조건을 조정하고, 또한, 상기 제2 단계에서의 열처리 공정에서는, 열처리 분위기, 온도, 승온속도, 시간 등의 열처리 조건을 조정할 필요가 있다.
도 10에 도시한 반도체 기판(80)은, 기판(81)의 내부에 편평 형상의 공동(82)을 갖는 SON 반도체 기판으로, 해당 공동(82)의 내측 표면에는 산화막(83)이 형성되어 있다. 그리고, 그 산화막(83)은, 공동(82)의 내측 상하 표면에서의 얇은 부분과, 공동(82)의 내측 측벽에서의 두꺼운 부분으로 이루어진다. 즉, 그 산화막(83)의 얇은 부분은, 기판(81)의 두께 방향과 대략 직행하는 방향으로 연장되고, 그 산화막(83)의 두꺼운 부분은, 기판(81)의 두께 방향과 대략 평행하는 방향으로 연장된다. 산화막(83)의 얇은 부분은, 제1 두께 W1을 갖고, 한편, 그 산화막(83)의 두꺼운 부분은, 그 제1 두께 W1보다 두꺼운 제2 두께 W2를 갖는다. 즉, 상기 제1 단계에서의 이온 주입 공정의 이온 주입 조건 및 상기 제2 단계에서의 열처리 공정의 열처리 조건을 조정하여, 그 산화막(83)의 막 두께를 공동(82)의 내측 상하 표면에서는 얇게 하고, 공동(82)의 내측 측벽에서는 두껍게 한다. 그렇게 함으로써, 유전율을 낮게 함과 함께, 기판 내부에 표면 준위가 형성되는 것을 피하는 것이 가능하게 된다. 산화막(83)의 얇은 부분의 제1 두께 W1 및 그 산화막(83)의 두꺼운 부분의 제2 두께 W2는, W1<W2의 관계를 만족시키고 있으면 되고 한층 더한 한정이 반드시 필요한 것은 아니다. 그러나, 유전율을 낮게 함과 함께, 기판 내부에 표면 준위가 형성되는 것을 피하기 위해서는, 예를 들면, 제1 두께 W1 및 제2 두께 W2를 각각 1㎚∼50㎚, 100㎚∼300㎚의 범위로 하는 것이 바람직하다.
상기 고온 열처리에서, 산소 분위기에 함유되는 산소 원자는, 기판(81)의 표면으로부터 공동(82) 내에 도입되는 것과, 기판(81) 표면으로부터 기판(81)의 내부로서, 공동(82)이 형성되어 있는 깊이의 범위와 대략 동일 깊이의 범위 내에 도입되는 것이 있다. 즉, 산소 분위기에서의 고온 열처리의 조건을 조정하고, 산소 분위기에 함유되는 산소 원자가 그 기판(81) 내에 도입되는 깊이를, 공동(82)이 형성되어 있는 깊이의 범위 내, 바람직하게는 그 깊이의 범위의 중간 레벨 부근으로 설정한다. 이에 의해, 공동(82)의 내측 상하면은, 공동(82)의 내부 공간에 도입된 산소에 의해 산화된다. 이에 대하여, 공동(82)의 측벽은, 공동(82)의 내부 공간에 도입된 산소 외에, 기판(81)의 내부로서 공동(82)의 측벽 근방에 도입된 산소에 의해서도 산화되기 때문에, 공동(82)의 측벽에 형성되는 산화막(83)의 두께는, 공동(82)의 내측 상하면에 형성되는 산화막(83)의 막 두께보다 두껍게 된다. 그리고, 공동(82)의 측벽에 형성되는 산화막(83)의 두꺼운 부분은, 공동(82)이 형성되어 있는 깊이의 범위의 중간 레벨 부근에서 가장 두껍게 된다.
산화막(83)은, 공동(82)의 내측 상하 표면에서 얇게 형성되어 있기 때문에, 공동(82)의 내측 상하 표면에서 산화막이 두껍게 형성되어 있는 반도체 기판과 비교하여, 유전율을 보다 낮게 하는 것이 가능하게 된다. 특히, 공동(82)의 내측 상 표면에서, 표면 준위를 형성하지 않을 정도로까지 그 산화막(83)을 얇게 형성하는 것이 바람직하다. 또한, 산화막(83)은, 기판(81)의 두께 방향과 대략 병행하는 방향으로 연장되는 부분은 두껍다. 이 때문에, 반도체 기판(81)의 두께 방향에서의 기계적 강도 및 기계적 응력에 대한 내구성을 향상하는 것이 가능해지고, 따라서, 해당 공동(82)의 형상을 높은 정밀도로 유지하는 것이 가능하게 된다.
또한, 도 11에 도시한 바와 같이, 복수의 공동(82)을 소정의 간격을 두고 동일 깊이 범위에서 기판(81) 내에 형성한 SON 반도체 기판(80-1)을 형성하는 것도 가능하다. 이 경우, 상기 산소 분위기에서의 고온 열처리의 조건을 조정함으로써, 복수의 공동(82)이 산화막(83)의 두꺼운 부분에 의해 상호 분리된 절연 영역을 기판 내에 형성하는 것이 가능하다. 이 경우, 복수의 공동(82)끼리를 상호 분리하는 산화막(83)의 막 두께가 두꺼운 부분이, 상술한 도 10에 도시한 상기 공동(82)의 측벽이 형성되는 산화막(83)의 두꺼운 부분에 상당한다. 여기서, 복수의 공동(82)끼리를 상호 분리하는 산화막(83)의 두꺼운 부분은, 그 막 두께가 깊이의 레벨에 따라 서로 다른 격벽으로 이루어진다. 도 11에 도시한 바와 같이, 공동(82)의 중간의 깊이 레벨에서 막 두께가 극소로 되며, 공동(82)의 내측 상면의 깊이 레벨 및 내측 하면의 깊이 레벨에 근접함에 따라 점차로 막 두께가 증가한다.
일반적으로, 기판(81)의 내부에 공동을 갖는 SON 기판을 제조하는 경우에 있어서는, 기판(81)의 표면에 평행한 수평 방향에서의 공동(82)의 치수를 크게 함에 따라, 해당 공동(82)의 형상 및 해당 공동(82) 상에 위치하는 기판 표면의 높은 평탄성을 유지하는 것이 곤란하게 된다. 즉, 기판(81)의 기계적 강도, 특히, 기판(81)의 두께 방향에서의 기계적 강도가 저하된다. 그러나, 상술한 바와 같이, 해당 공동(82)이 그 내부에 산화막(83)의 일부로 이루어지는 격벽부를 가짐으로써, 그 격벽이, 그 기판(81)의 기계적 강도, 특히, 기판(81)의 두께 방향에서의 기계적 강도를 높인다. 이 때문에, 상기 공동(82)의 수평 방향에서의 치수를 크게 한 경우에도, 그 격벽의 존재가, 해당 공동(82)의 형상 및 해당 공동(82) 상에 위치하는 기판 표면의 높은 평탄성을 유지하는 것을 용이하게 한다.
도 11에 도시한 SON 반도체 기판에 대한 고온 열처리를 더 계속함으로써, 격벽부를 변형시켜, 도 12에 도시한 바와 같이, 깊이 레벨의 변화에 대하여 막 두께가 대략 균일하게 되는 격벽으로 하는 것이 가능하다. 즉, 도 12에 도시한 반도체 기판(90)은, 기판(91)의 내부에 편평 형상의 공동(92)을 갖는 SON 반도체 기판으로서, 해당 공동(92)의 내측 표면 및 해당 공동(92)의 내부 공간으로 연장되는 산화막이 형성되어 있다. 도 12에서는, 해당 공동(92)의 내측 표면으로 연장되는 산화막은 도시하지 않고, 해당 공동(92)의 내부 공간으로 연장되는 산화막의 격벽부(93)만 도시하고 있다. 상술한 바와 같이, 산화막의 격벽부(93)의 막 두께는, 해당 공동(92)의 내측 상하 표면에 형성된 산화막의 막 두께보다 충분히 두껍다. 그리고, 두꺼운 막 두께를 갖는 산화막의 격벽부(93)는, 기판(91)의 두께 방향과 대략 평행하는 방향으로 연장된다.
상술한 바와 같이, 기판(91)의 내부에 공동을 갖는 SON 기판을 제조하는 경우에 있어서는, 기판(91)의 표면에 평행한 수평 방향에서의 공동(92)의 치수를 크게 함에 따라, 해당 공동(92)의 형상 및 해당 공동(92) 상에 위치하는 기판 표면의 높은 평탄성을 유지하는 것이 곤란하게 된다. 즉, 기판(91)의 기계적 강도, 특히, 기판(91)의 두께 방향에서의 기계적 강도가 저하된다. 그러나, 상술한 바와 같이, 해당 공동(92)이 그 내부에 산화막의 일부로 이루어지는 격벽부(93)를 가짐으로써, 그 격벽(93)이, 그 기판(91)의 기계적 강도, 특히, 기판(91)의 두께 방향에서의 기계적 강도를 높인다. 이 때문에, 상기 공동(92)의 수평 방향에서의 치수를 크게 한 경우에도, 그 격벽(93)의 존재가, 해당 공동(92)의 형상 및 해당 공동(92) 상에위치하는 기판 표면의 높은 평탄성을 유지하는 것을 용이하게 한다.
도 11을 참조하여 상술한 바와 같이, 공동(82) 내에 형성되는 산화막은, 해당 공동(82)의 내측 표면에 형성된 부분 외에, 기판(81)의 막 두께 방향으로 연장되며, 두꺼운 막 두께를 갖는 격벽부(83)를 갖는다. 도 11에 도시한 구조의 변경예로서, 그 격벽부(83)를 기둥부로 치환해도 된다. 혹은 도 12에 도시한 구조의 변경예로 서, 그 격벽부(93)를 기둥부로 치환해도 된다.
공동을 형성하기 위한 미리 정해진 영역 내에, 이온을 주입하지 않는 복수의 아일런드 형상의 영역을 점재시키고, 또한, 상기 이온 주입 조건 및 상기 산소 분위기에서의 고온 열처리의 조건을 조정함으로써, 상기 공동의 내측 표면을 피복하는 부분과 해당 공동 내에 존재하는 복수의 기둥부로 이루어지는 산화막을 형성하는 것이 가능하다. 복수의 기둥부는, 복수의 아일런드 형상의 영역에 형성된다. 이 경우, 도 11에 도시한 상기 복수의 공동끼리를 상호 분리하는 산화막의 막 두께가 두꺼운 부분이, 상기 공동 내에 형성되는 산화막의 기둥 형상 부분에 상당한다. 여기서, 산화막의 기둥 형상 부분은, 그 가로 방향의 사이즈 즉 직경이 깊이의 레벨에 따라 서로 다른 기둥으로 이루어진다. 즉, 상기 공동의 중간의 깊이 레벨에서 직경이 극소로 되며, 상기 공동의 내측 상면의 깊이 레벨 및 내측 하면의 깊이 레벨에 근접함에 따라 점차로 직경이 증가한다. 또한 도 12를 참조하여 앞에서 설명한 바와 같이, 기판에 대한 고온 열처리를 더 계속함으로써, 산화막의 기둥 형상 부분을 변형시켜, 깊이 레벨의 변화에 대하여 직경이 대략 균일하게 되는 기둥으로 하는 것이 가능하다.
[4] 반도체 장치
다음으로 본 발명의 반도체 장치의 신규 구조에 대하여 도면을 이용하여 상세히 설명한다.
도 13은 본 발명의 반도체 장치의 신규 구조를 도시하는 부분 종단면도이다. 반도체 기판(100)의 소자 분리 절연막(101)에 의해 구분된 영역에 반도체 소자(102)를 형성하여, 반도체 장치(104)를 얻는다. 상기 소자 분리 절연막(101)에 의해 구분된 영역의 기판 내부에는, 표면으로부터 대략 일정한 깊이에 대략 편평 형상의 공동(105)이 형성되어 있고, 해당 공동(105)은, 소자 분리 절연막(101)에 의해 그 측면이 종단되어 있다. 즉, 해당 공동(105)은, 소자 분리 절연막(101)에 자기 정합한다. 소자 분리 절연막(101)은, 예를 들면 셸로우 트렌치 아이솔레이션으로 구성할 수 있다. 그리고, 해당 공동(105)의 내측 표면을 피복하는 산화막(106)이 형성되어 있다.
본 발명의 반도체 장치는, 도 6A 내지 도 6D를 참조하여 앞서 설명한, 소자 분리 절연 영역에 자기 정합함과 함께, 내측 표면이 산화막으로 피복된 반도체 기판을 제조 방법을 적용하여 반도체 장치를 제조하는 방법에 의해 제조할 수 있다.
[실시예]
본 발명의 반도체 기판의 제조 방법, 및 반도체 장치의 제조 방법에 대하여, 실시예에 의해 구체적으로 설명한다.
(실시예1)
실시예1은 본 발명의 반도체 기판의 제조 방법의 실시예이다.
기판으로서, 실리콘 기판을 이용하여, 제1 단계에서 이용하는 이온으로서는 헬륨을 이용하였다. 제1 단계에서의 헬륨 이온의 주입 조건으로서는, 가속 전압을 45keV로 하고, 도우즈를 4×1017/㎠로 하였다.
또한, 제2 단계에서의 열처리 조건으로서는, 열처리 분위기를 O2를 0.5% 포함하는 Ar 분위기로 하고, 저온 열처리를 400℃∼600℃에서 2시간 행하며, 계속해서 중온 열처리를 800℃∼1000℃에서 2시간 행하고, 또한 고온 열처리를 1200℃로부터 매분 0.02℃씩 천천히 높인 승온 속도에 의해 1350℃로 한 후의 이 온도에서 5시간 행하였다.
제1 실시예에서 이하의 결과 및 이하의 SON 반도체 기판이 얻어졌다.
(1) 도 14는, 제1 실시예에서 제조한 반도체 기판의 부분 종단면 사진이다. 실리콘 기판(111) 내에, 공동(112)이 형성되어 있으며, 해당 공동(112)의 내측 상하 표면(113)은 산화막(114)으로 피복되고 있다. 공동(112)의 수평 방향의 치수와 산화막(114)의 두께를 조정함으로써, 산화막(114)을, 공동(112)을 지지하는 기둥부를 포함하도록 형성하였다. 도 14에서는 명백하게 도시되어 있지 않지만, 도 11에 도시한 바와 같은 구조를 갖는 반도체 기판이 제조되어 있는 것을 확인하였다.
(2) 저온 열처리, 중온 열처리, 및 고온 열처리의 각 단계에 걸친 기판의 내부 구조의 변화를 투과형 전자 현미경(TEM)에 의해 관측한 결과, 도 3C 내지 도 3F에 도시한 바와 같은 반도체 기판의 내부 구조의 변화를 확인할 수 있었다.
(3) 도 13에 도시한 바와 같이, 최종적으로 기판 내부에 형성된 공동은, 그높이 즉 기판의 두께 방향의 공동의 치수는 약 100㎚로 균일하며, 그 폭 즉 기판 표면에 대하여 평행 방향의 공동의 치수는 제1 단계에서 이온을 주입한 영역과 동일한 것을 확인하였다.
(4) 또한, 이 공동의 내측 표면을 상세하게 관찰하였을 때, 두께가 약 5㎚인 얇은 산화막이 형성되어 있는 것을 확인하였다.
(제2 실시예)
제2 실시예는, 본 발명의 반도체 기판의 제조 방법의 다른 실시예이다.
기판으로서는, 실리콘 기판을 이용하고, 제1 단계에서 이용하는 이온으로서는 베릴륨를 이용하였다. 제1 단계에서의 베릴륨 이온의 주입 조건으로서는, 가속 전압을 45keV로 하고, 도우즈를 3.5×1017/㎠로 하였다.
또한, 제2 단계에서의 열처리 조건으로서는, 열처리 분위기를 O2를 포함하는 산소 분위기로 하고, 저온 열처리를 400℃∼600℃에서 2시간 행하며, 계속해서 중온 열처리를 800℃∼1000℃에서 2시간 행하고, 또한 고온 열처리를 1200℃로부터 매분 0.02℃씩 천천히 높인 승온 속도에 의해 1350℃로 하며, 이 온도에서 4시간 행하였다.
제2 실시예에서 이하의 결과 및 이하의 부분 SOI 반도체 기판이 얻어졌다.
(1) 저온 열처리, 중온 열처리, 및 고온 열처리의 각 단계에서의 기판 내부의 구조 변화를 투과형 전자 현미경(TEM)에 의해 관측한 결과, 도 3C 내지 도 3G에 도시한 바와 같은 기판 내부 구조의 변화, 즉 공동 내부가 산화막으로 채워진 부분SOI 구조를 확인할 수 있었다.
(2) 최종적으로 기판 내부에 형성된 공동은, 그 높이 즉 기판의 두께 방향의 공동의 치수는 약 200㎚로 균일하며, 그 폭 즉 기판 표면에 대하여 평행 방향의 공동의 치수는 제1 단계에서 이온을 주입한 영역과 동일한 것을 확인하였다.
(제3 실시예)
상기 제1 실시예에 나타낸 이온 주입 조건, 및 열처리 조건과 마찬가지의 조건에 의해, 여러가지 공동을 갖는 기판을 작성하고, 이들 기판을 이용하여, 도 4A-4B에 도시하는 상기 제1 실시 형태에 나타내는 반도체 장치, 도 5A-5B에 도시하는 상기 제2 실시 형태에 나타내는 반도체 장치, 도 6A-6D에 도시하는 상기 제3 실시 형태에 나타내는 반도체 장치, 도 7A-7D에 도시하는 상기 제4 실시 형태에 나타내는 반도체 장치, 도 8A-8G에 도시하는 상기 제5 실시 형태에 나타내는 반도체 장치, 및 도 9A-9B에 도시하는 상기 제6 실시 형태에 나타내는 반도체 장치를 제조하였다. 여기서, 게이트 전극, 소스 전극 및 드레인 전극 등의 반도체 소자에 대해서는 종래의 공지된 방법에 의해 각각 형성하였다.
제조된 반도체 장치 모두, 반도체 기판의 미리 정해진 영역에 우수한 절연성을 갖는 공동을 갖고 있기 때문에, 종래에 비해 누설 전류를 보다 저감할 수 있어서, 저소비 전력 및 고속 동작 특성을 갖는 것을 확인하였다.
이상 설명한 바와 같이, 본 발명의 반도체 기판의 제조 방법에 따르면, 이온을 주입하는 제1 단계를 행함으로써, 기판의 미리 정해진 영역에 미소 공동을 형성할 수 있으며, 또한 미소 공동이 형성된 기판에 열처리를 하는 제2 단계를 행함으로써, 상기 제1 단계에 의해 기판에 형성된 미소 공동을 성장, 합체시켜서 기판 표면에 거의 평행한 평판 형상의 공동을 갖는 SON 반도체 기판을 형성할 수 있다.
그리고 또한, 본 발명에 따르면, 기판을 1000℃ 이상의 온도에 노출하기 위한 고온 열처리 단계를 행하기 때문에, 제1 단계에서 형성된 미소 공동이 성장, 합체됨과 동시에, 기판 그 자체도 고온에 노출됨으로써 연화되어 있고, 그 결과, 기판 내부에 공동이 형성된 순간에는, 공동이 형성된 부분의 기판 표면이 솟아 올랐다고 하여도, 곧 기판 표면은 평탄하게 복귀할 수 있기(솟아오른 부분이 평평해지기) 때문에, 기판 표면의 평탄성을 유지하면서 SON 기판을 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 종래에 비해 누설 전류를 억제할 수 있어서, 저소비 전력 및 고속 동작 특성을 갖는 반도체 장치를 간편하고 또한 저가로 제조할 수 있다.
또한, 본 발명의 반도체 기판, 및 반도체 장치는 저소비 전력 및 고속 동작 특성을 실현할 수 있었다.
몇가지의 적합한 실시 형태 및 실시예에 관련시켜 본 발명을 설명하였지만, 이들 실시 형태 및 실시예는 단순히 실례를 예로 들어 발명을 설명하기 위한 것으로써, 한정적이지 않음을 이해할 수 있다. 본 명세서를 읽은 후의 당업자라면, 등가적인 구성 요소나 기술에 의한 수많은 변경 및 치환이 용이하다는 것이 명백할 것이지만, 이러한 변경 및 치환은, 첨부한 청구의 범위의 참된 범위 및 정신에 해당되는 것임이 분명하다.

Claims (107)

  1. 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와,
    상기 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 서로 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계
    를 포함하는 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 일체화된 공동은, 이음매가 없는 연속한 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖는 반도체 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시켜서, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀됨으로써, 최종적으로 얻어지는 상기 기판의 표면은평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄한 반도체 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 단계의 열처리는 고온 열처리를 포함하며, 해당 고온 열처리에 의해, 서로 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동을 형성하는 반도체 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 고온 열처리는, 1000℃ 이상의 고온 범위에서 행하는 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 복수의 미소한 공동 각각을 성장시키기 위해 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와,
    상기 복수의 미소한 공동 각각을 성장시키기 위해 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 저온 열처리는 400℃ 이상 600℃ 미만에서 행하고,
    상기 중온 열처리는 800℃ 이상 1000℃ 미만에서 행하며,
    상기 고온 열처리는 1200℃로부터 더 승온한 온도에서 행하는 반도체 기판의 제조 방법.
  10. 제4항에 있어서,
    상기 제2 단계에서, 적어도 상기 고온 열처리를 산소가 풍부한 분위기에서행함으로써, 상기 공동의 상기 내부 공간을 완전하게 폐쇄하는 내측 표면을 적어도 피복하는 산화막을 형성하는 반도체 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 반도체 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복할 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 기둥 형상 부분을 포함하는 반도체 기판의 제조 방법.
  13. 제11항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복할 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 격벽 형상 부분을 포함하는 반도체 기판의 제조 방법.
  14. 제10항에 있어서,
    상기 고온 열처리를 상기 산소가 풍부한 분위기에서, 상기 산화막이 상기 공동의 내부 공간을 채울 때까지 행하는 반도체 기판의 제조 방법.
  15. 제10항에 있어서,
    상기 고온 열처리를 행하는 기간 중, 최후의 일정 기간 동안에만 산소가 풍부한 분위기를 이용하는 반도체 기판의 제조 방법.
  16. 제10항에 있어서,
    상기 제2 단계는, 상기 고온 열처리를 상기 산소가 풍부한 분위기에서 행함으로써 상기 기판의 표면에 형성된 표면 산화막을 상기 고온 열처리 후에 제거하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  17. 제10항에 있어서,
    상기 공동의 내측 표면을 피복하는 산화막을 형성한 후, 상기 공동과 상기 기판 외부를 연통하는 적어도 하나의 연통 구멍을 상기 기판에 형성하고, 해당 적어도 하나의 연통 구멍을 통해, 산화막과는 상이한 적어도 하나의 절연막을 상기 산화막의 표면 위에 형성하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  18. 제4항에 있어서,
    상기 공동을 형성한 후, 상기 공동과 상기 기판 외부를 연통하는 적어도 하나의 연통 구멍을 상기 기판에 더 형성하고, 해당 적어도 하나의 연통 구멍을 통해, 상기 공동의 적어도 내측 표면을 피복하는 적어도 하나의 층 구조로 이루어지는 절연막을 형성하는 반도체 기판의 제조 방법.
  19. 제1항에 있어서,
    상기 이온이, 수소 이온, 베릴륨 이온, 네온 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 한 종류의 이온인 반도체 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 단계에서, 상기 이온 주입을 상온에서 행하는 반도체 기판의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 단계에서, 상기 이온 주입을 상온보다 높은 온도에서 행하는 반도체 기판의 제조 방법.
  22. 제1항에 있어서,
    상기 제1 단계에서, 이온 주입 전용 마스크를 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입하는 반도체 기판의 제조 방법.
  23. 제1항에 있어서,
    상기 제1 단계에서, 상기 기판 위에 적어도 하나의 전극을 형성하고, 상기적어도 하나의 전극을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 하나의 전극에 자기 정합하는 상기 공동을 형성하는 반도체 기판의 제조 방법.
  24. 제1항에 있어서,
    상기 제1 단계에서, 상기 기판의 상부 영역에 적어도 하나의 아이솔레이션 영역을 형성하고, 상기 적어도 하나의 아이솔레이션 영역을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 하나의 아이솔레이션 영역에 자기 정합하는 상기 공동을 형성하는 반도체 기판의 제조 방법.
  25. 제1항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장되는 반도체 기판의 제조 방법.
  26. 제1항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장되는 반도체 기판의 제조 방법.
  27. 제1항에 있어서,
    상기 반도체 기판은, 실리콘 기판인 반도체 기판의 제조 방법.
  28. 제1항에 있어서,
    상기 제2 단계 후에, 상기 기판 표면에 적어도 하나의 단결정 반도체층을 형성하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  29. 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와,
    상기 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 서로 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계를 포함하며,
    상기 일체화된 공동은, 이음매가 없는 연속한 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고,
    상기 제2 단계의 열처리는, 고온 열처리를 포함하며, 해당 고온 열처리에 의해, 서로 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 상기 일체화된 공동을 형성하며,
    상기 고온 열처리의 적어도 최후의 일정 기간 동안에는 산소가 풍부한 분위기에서 상기 고온 열처리를 행함으로써, 상기 공동의 상기 내측 표면을 적어도 피복하는 산화막을 형성하는 반도체 기판의 제조 방법.
  30. 제29항에 있어서,
    상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시켜서, 상기 기판 내부에 상기 공동이 형성된 순간에서는 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀됨으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은, 상기 기판이 평탄한 표면에 평행하며 또한 평탄한 반도체 기판의 제조 방법.
  31. 제29항에 있어서,
    상기 고온 열처리는, 1000℃ 이상의 고온 범위에서 행하는 반도체 기판의 제조 방법.
  32. 제31항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  33. 제31항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 복수의 미소한 공동 각각을 성장시키기 위해 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  34. 제31항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판의 밖으로 방출하기 위해 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와,
    상기 복수의 미소한 공동 각각을 성장시키기 위해 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  35. 제34항에 있어서,
    상기 저온 열처리는 400℃ 이상 600℃ 미만에서 행하고,
    상기 중온 열처리는 800℃ 이상 1000℃ 미만에서 행하며,
    상기 고온 열처리는 1200℃로부터 더 승온한 온도에서 행하는 반도체 기판의 제조 방법.
  36. 제29항에 있어서,
    상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 반도체 기판의 제조 방법.
  37. 제36항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복할 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 기둥 형상 부분을 포함하는 반도체 기판의 제조 방법.
  38. 제36항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복할 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 격벽 형상 부분을 포함하는 반도체 기판의 제조 방법.
  39. 제29항에 있어서,
    상기 고온 열처리를 상기 산소가 풍부한 분위기에서, 상기 산화막이 상기 공동의 내부 공간을 채울 때까지 행하는 반도체 기판의 제조 방법.
  40. 제29항에 있어서,
    상기 고온 열처리를 행하는 기간 중, 최후의 일정 기간 동안에만 산소가 풍부한 분위기를 이용하는 반도체 기판의 제조 방법.
  41. 제29항에 있어서,
    상기 산소가 풍부한 분위기에서 행하는 상기 고온 열처리에 의해 상기 기판의 표면에 형성된 표면 산화막을 상기 고온 열처리 후에 제거하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  42. 제29항에 있어서,
    상기 이온이, 수소 이온, 베릴륨 이온, 네온 이온, 및 불소 이온으로 이루어지는 군으로부터 선택되는 적어도 한 종류의 이온인 반도체 기판의 제조 방법.
  43. 제42항에 있어서,
    상기 제1 단계에서, 상기 이온 주입을 상온에서 행하는 반도체 기판의 제조 방법.
  44. 제42항에 있어서,
    상기 제1 단계에서, 상기 이온 주입을 상온보다 높은 온도에서 행하는 반도체 기판의 제조 방법.
  45. 제29항에 있어서,
    상기 제1 단계에서, 이온 주입 전용 마스크를 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입하는 반도체 기판의 제조 방법.
  46. 제29항에 있어서,
    상기 제1 단계에서, 상기 기판 위에 적어도 하나의 전극을 형성하고, 상기 적어도 하나의 전극을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 하나의 전극에 자기 정합하는 상기 공동을 형성하는 반도체 기판의 제조 방법.
  47. 제29항에 있어서,
    상기 제1 단계에서, 상기 기판의 상부 영역에 적어도 하나의 아이솔레이션 영역을 형성하고, 상기 적어도 하나의 아이솔레이션 영역을 마스크로서 사용하여 상기 이온을 상기 기판의 미리 정해진 영역에만 선택적으로 주입함으로써, 상기 제2 단계에서, 상기 적어도 하나의 아이솔레이션 영역에 자기 정합하는 상기 공동을 형성하는 반도체 기판의 제조 방법.
  48. 제29항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일 반도체 소자 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성영역에 걸쳐 연장되는 반도체 기판의 제조 방법.
  49. 제29항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일 회로 블록 형성 영역에 걸쳐 연장됨으로써, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장되는 반도체 기판의 제조 방법.
  50. 제29항에 있어서,
    상기 반도체 기판은, 실리콘 기판인 반도체 기판의 제조 방법.
  51. 제29항에 있어서,
    상기 제2 단계 후에, 상기 기판 표면에 적어도 하나의 단결정 반도체층을 형성하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  52. 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와,
    상기 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 서로 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계를 포함하며,
    상기 일체화된 공동은 이음매가 없는 연속한 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고,
    상기 제2 단계의 열처리는 고온 열처리를 포함하며, 해당 고온 열처리에 의해, 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 상기 일체화된 공동을 형성하고,
    상기 고온 열처리의 적어도 최후의 일정 기간은 산소가 풍부한 분위기에서 상기 고온 열처리를 행함으로써, 상기 공동의 내부 공간을 채우는 산화막을 형성하는 반도체 기판의 제조 방법.
  53. 제52항에 있어서,
    상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시켜, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀함으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄한 반도체 기판의 제조 방법.
  54. 제53항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판 밖으로 방출하기 위해서 400℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  55. 제53항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 복수의 미소 공동의 각각을 성장시키기 위해서 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  56. 제53항에 있어서,
    상기 제2 단계가,
    상기 고온 열처리 전에, 상기 주입된 이온을 가스로서 상기 기판 밖으로 방출하기 위해서 40O℃ 이상 700℃ 미만의 낮은 온도 영역에서 행하는 저온 열처리와,
    상기 복수의 미소 공동의 각각을 성장시키기 위해서 700℃ 이상 1000℃ 미만의 중간 온도 영역에서 행하는 중온 열처리를 더 포함하는 반도체 기판의 제조 방법.
  57. 제56항에 있어서,
    상기 저온 열처리는 400℃ 이상 600℃ 미만에서 행하고,
    상기 중온 열처리는 800℃ 이상 1000℃ 미만에서 행하며,
    상기 고온 열처리는 1200℃로부터 더 승온한 온도에서 행하는 반도체 기판의 제조 방법.
  58. 제52항에 있어서,
    상기 산소가 풍부한 분위기에서 행하는 상기 고온 열처리에 의해 상기 기판의 표면에 형성된 표면 산화막을, 상기 고온 열처리 후에 제거하는 공정을 더 포함하는 반도체 기판의 제조 방법.
  59. 기판 내의 미리 정해진 영역에 선택적으로 이온을 주입하고, 해당 주입된 이온에 의해 상기 미리 정해진 영역 내에 복수의 미소 공동을 형성하는 제1 단계와,
    상기 기판에 열처리를 실시함으로써, 상기 복수의 미소 공동의 각각을 성장시키고, 또한 상호 인접하는 미소 공동끼리 합체시켜서, 상기 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 공동으로 이루어지는 매설 절연 영역을 형성하는 제2 단계와,
    상기 매설 절연 영역 상의 해당 기판의 표면 영역에, 적어도 하나의 반도체 소자를 형성하는 제3 단계
    를 포함하는 반도체 장치의 제조 방법.
  60. 제59항에 있어서,
    상기 일체화된 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖는 반도체 장치의 제조 방법.
  61. 제59항에 있어서,
    상기 제2 단계의 열처리는, 1000℃ 이상의 고온 범위에서 행하는 고온 열처리를 포함하는 것으로, 상기 기판을 연화시켜, 상기 기판 내부에 상기 공동이 형성된 순간에서는, 상기 공동이 형성된 영역에 상당하는 기판의 표면이 솟아 올랐다고 하여도, 곧 평탄하게 복귀함으로써, 최종적으로 얻어지는 상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄하고,
    상기 제3 단계에서는, 상기 적어도 하나의 반도체 소자가, 상기 평탄한 기판 표면에 형성되는 반도체 장치의 제조 방법.
  62. 제59항에 있어서,
    상기 제2 단계에서, 적어도 상기 고온 열처리를 산소가 풍부한 분위기에서 행함으로써, 상기 공동의 상기 내부 공간을 완전하게 폐쇄하는 내측 표면을 적어도 피복하는 산화막을 형성하는 반도체 장치의 제조 방법.
  63. 제62항에 있어서,
    상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 반도체 장치의 제조 방법.
  64. 제63항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 기둥 형상 부분을 포함하는 반도체 장치의 제조 방법.
  65. 제63항에 있어서,
    상기 산화막이, 상기 공동의 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간에 형성되는 적어도 하나의 격벽 형상 부분을 포함하는 반도체 장치의 제조 방법.
  66. 제62항에 있어서,
    상기 고온 열처리를 상기 산소가 풍부한 분위기에서, 상기 산화막이 상기 공동의 내부 공간을 채울 때까지 행하는 반도체 장치의 제조 방법.
  67. 제62항에 있어서,
    상기 제2 단계는, 상기 고온 열처리를 상기 산소가 풍부한 분위기에서 행함으로써 상기 기판의 표면에 형성된 표면 산화막을, 상기 고온 열처리 후에 제거하는 공정을 더 포함하고,
    해당 표면 산화막이 제거된 후에, 상기 제3 단계에서 상기 적어도 하나의 반도체 소자를 상기 기판의 표면에 형성하는 반도체 장치의 제조 방법.
  68. 제59항에 있어서,
    상기 제1 단계에서, 상기 기판 상에 적어도 하나의 게이트 전극 구조체를 형성하고, 상기 적어도 하나의 게이트 전극을 마스크로서 사용하여 상기 이온을 상기 기판에 선택적으로 주입하며,
    상기 제2 단계에서, 상기 적어도 하나의 게이트 전극 구조체에 자기 정합하는 상기 공동을 형성하고,
    상기 제3 단계에서, 소스 영역 및 드레인 영역을 상기 기판에 형성하는 반도체 장치의 제조 방법.
  69. 제59항에 있어서,
    상기 제1 단계에서, 상기 기판의 상부 영역에 적어도 하나의 아이솔레이션 영역을 형성하고, 상기 적어도 하나의 아이솔레이션 영역을 마스크로서 사용하여 상기 이온을 상기 기판에 선택적으로 주입하며,
    상기 제2 단계에서, 상기 적어도 하나의 아이솔레이션 영역에 자기 정합하는 상기 공동을 형성하고,
    상기 제3 단계에서, 상기 공동 상의 해당 기판의 표면 영역에, 상기 적어도하나의 반도체 소자를 형성하는 반도체 장치의 제조 방법.
  70. 제59항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 반도체 소자 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장하는 반도체 장치의 제조 방법.
  71. 제59항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 회로 블록 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장하는 반도체 장치의 제조 방법.
  72. 제59항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 장치의 제조 방법.
  73. 제59항에 있어서,
    상기 제2 단계 후에, 상기 기판 표면에 적어도 하나의 단결정 반도체층을 형성하는 공정을 더 포함하고,
    상기 제3 단계에서, 상기 적어도 하나의 단결정 반도체층 상에, 상기 적어도 하나의 반도체 소자를 형성하는 반도체 장치의 제조 방법.
  74. 기판 내의 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로서,
    상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고,
    상기 내측 표면은 적어도 산화막으로 피복되어 있는 반도체 기판.
  75. 제74항에 있어서,
    상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄한 반도체 기판.
  76. 제74항에 있어서,
    상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 반도체 기판.
  77. 제76항에 있어서,
    상기 산화막이, 상기 공동의 상기 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간으로 연장하는 적어도 하나의 기둥 형상 부분을 포함하는 반도체 기판.
  78. 제76항에 있어서,
    상기 산화막이, 상기 공동의 상기 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간으로 연장하는 적어도 하나의 격벽 형상 부분을 포함하는 반도체 기판.
  79. 제74항에 있어서,
    상기 공동의 내부 공간이 상기 산화막으로 채워져 있는 반도체 기판.
  80. 제74항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 전극에 자기 정합하는 반도체 기판.
  81. 제74항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 아이솔레이션 영역에 자기 정합하는 반도체 기판.
  82. 제74항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 반도체 소자 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장하는 반도체 기판.
  83. 제74항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 회로 블록 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장하는 반도체 기판.
  84. 제74항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 기판.
  85. 기판 내의 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로서,
    상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고,
    상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄한 반도체 기판.
  86. 제85항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 전극에 자기 정합하는 반도체 기판.
  87. 제85항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 아이솔레이션 영역에 자기 정합하는 반도체 기판.
  88. 제85항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 반도체 소자 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장하는 반도체 기판.
  89. 제85항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 회로 블록 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장하는 반도체 기판.
  90. 제85항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 기판.
  91. 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로서, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고, 상기 내측 표면은 적어도 산화막으로 피복되어 있는 반도체 기판과,
    상기 매설 절연 영역 상의 상기 반도체 기판의 표면 영역에 존재하는 적어도 하나의 반도체 소자
    를 포함하는 반도체 장치.
  92. 제91항에 있어서,
    상기 기판의 표면은 평탄하고, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하며 또한 평탄한 반도체 장치.
  93. 제91항에 있어서,
    상기 산화막은, 상기 공동의 내측 상하 표면에 형성되는 부분보다, 상기 공동의 측벽에 형성되는 부분쪽이 막 두께가 두꺼운 반도체 장치.
  94. 제93항에 있어서,
    상기 산화막이, 상기 공동의 상기 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간으로 연장하는 적어도 하나의 기둥 형상 부분을 포함하는 반도체 장치.
  95. 제93항에 있어서,
    상기 산화막이, 상기 공동의 상기 내측 표면을 피복하는 것 뿐만 아니라, 상기 공동의 내부 공간으로 연장하는 적어도 하나의 격벽 형상 부분을 포함하는 반도체 장치.
  96. 제91항에 있어서,
    상기 공동의 내부 공간이 상기 산화막으로 채워져 있는 반도체 장치.
  97. 제91항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 전극에 자기 정합하는 반도체 장치.
  98. 제91항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 아이솔레이션 영역에 자기 정합하는 반도체 장치.
  99. 제91항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 반도체 소자 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장하는 반도체 장치.
  100. 제91항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 회로 블록 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장하는 반도체 장치.
  101. 제91항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 장치.
  102. 미리 정해진 영역 전체에 걸쳐 존재하는 일체화된 편평 형상의 공동으로 이루어지는 매설 절연 영역을 포함하는 반도체 기판으로서, 상기 공동은, 이음매가 없는 연속된 내측 표면을 가짐과 함께, 해당 내측 표면에 의해 상기 기판의 외부로부터 완전하게 폐쇄된 내부 공간을 갖고, 상기 기판의 표면은 평탄하며, 또한 상기 공동의 상부와 상기 기판의 경계면은 상기 기판의 평탄한 표면에 평행하고 또한 평탄한 반도체 기판과,
    상기 매설 절연 영역 상의 상기 반도체 기판의 표면 영역에 존재하는 적어도 하나의 반도체 소자
    를 포함하는 반도체 장치.
  103. 제102항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 전극에 자기 정합하는반도체 장치.
  104. 제102항에 있어서,
    상기 공동은, 상기 기판 상에 존재하는 적어도 하나의 아이솔레이션 영역에 자기 정합하는 반도체 장치.
  105. 제102항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 반도체 소자 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 반도체 소자 형성 영역에 걸쳐 연장하는 반도체 장치.
  106. 제102항에 있어서,
    상기 미리 정해진 영역은, 상기 기판의 단일의 회로 블록 형성 영역에 걸쳐 연장하는 것으로, 상기 공동으로 이루어지는 매설 절연 영역이 상기 회로 블록 형성 영역에 걸쳐 연장하는 반도체 장치.
  107. 제102항에 있어서,
    상기 반도체 기판은 실리콘 기판인 반도체 장치.
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