JP5254549B2 - 半導体複合構造体 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 56
- 239000002131 composite material Substances 0.000 title claims description 43
- 239000011800 void material Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 23
- 229910021645 metal ion Inorganic materials 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 4
- 230000005496 eutectics Effects 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims 1
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 66
- 238000000034 method Methods 0.000 description 55
- 235000012431 wafers Nutrition 0.000 description 43
- 229910021426 porous silicon Inorganic materials 0.000 description 38
- 238000000137 annealing Methods 0.000 description 34
- 239000001301 oxygen Substances 0.000 description 24
- 229910052760 oxygen Inorganic materials 0.000 description 24
- 229910052739 hydrogen Inorganic materials 0.000 description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 17
- 239000001257 hydrogen Substances 0.000 description 17
- 238000002048 anodisation reaction Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 13
- -1 oxygen ions Chemical class 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000004581 coalescence Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000003792 electrolyte Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
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- H—ELECTRICITY
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- H01L21/76—Making of isolation regions between components
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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Description
本発明は半導体複合構造体に関し、より詳細には、シリコン薄層、即ち、Ｓｉオーバーレイヤが絶縁領域によって基板から隔てられているシリコン・オン・インシュレータ（ＳＯＩ）構造体と、Ｓｉオーバーレイヤが広いボイド平面又は空気ギャップによって基板から隔てられているシリコン・オン・ナッシング（ＳＯＮ）構造体との組合せを含む半導体複合構造体に関する。本発明はまた、前記の半導体複合構造体の形成方法に関する。
マイクロエレクトロニクス集積回路（ＩＣ）の製造において、特定のＩＣが、能動デバイス領域が下方の半導体基板から隔てられ絶縁されていることを必要とする場合には、ＳＯＩ及びＳＯＮウェーハが用いられる。物理的寸法と体積が比較的小さな能動デバイス領域が、非常に大きな体積の基板に接触している場合には、デバイス及び回路の性能に有害な種々の効果が観察される。例えば、次の効果、即ち、漏れ電流及び接合部容量の増大、放射波及び熱の影響に対する耐性の減少、短絡チャネル効果の増大、並びに、ラッチアップ現象と呼ばれる電気的誤動作に対する脆弱性の増大などが観測されることになる。全体として、これらの有害な効果は、デバイス及び回路性能の損失、並びに電力消費の増加を引き起こす。
ＳＯＩ及びＳＯＮのデバイス及び回路は、独特の半導体材料構造の上に構築されるために、上記の効果の影響を受けず、それゆえに大きな需要がある。
ＳＯＩにおいては、酸化物などの埋没絶縁材料の連続層がＳｉオーバーレイヤと半導体基板の間に形成される。埋没絶縁材料はＳｉオーバーレイヤを基板から電気的に絶縁する働きをする。ボンド・アンド・エッチバックＳＯＩ（ＢＥＳＯＩ）と呼ばれる実証済みの方法においては、ＳＯＩは、二つの出発半導体ウェーハの表面を酸化し、二つの該ウェーハを酸化された表面で接合し、次に一つのウェーハを裏面からのエッチングによって薄いオーバーレイヤとなるまで薄くし、エッチングされたウェーハを研磨して、デバイスの製造に適した平滑な面を生ずることによって達成される。ウェーハ表面は、接合ステップの前に、所期の深さまで酸化されるので、埋没酸化物形成を非常に良好に制御することができる。従って、結果として得られる埋没酸化物は非常に均一であり、殆んど任意の所期の厚さにすることができる。しかし、接合界面における不純物の閉じ込め、及び、エッチバック加工によって薄い均一なＳｉオーバーレイヤを達成することの困難さが、従来技術のＢＥＳＯＩ法の主要な弱点である。
ＳＩＭＯＸ（酸素のイオン注入による分離）と呼ばれるもう一つの実証済みの方法においては、酸素イオンが直接ウェーハ表面に注入され、次いで、高温でのアニール処理によって、注入された酸素イオンがＳｉ原子と反応して埋没酸化物層を形成する。埋没酸化物層の深さ、厚さ、及び均一さは、主として、注入酸素のドーズ量及びエネルギー、並びにその後のアニール処理条件に依存する。一般に、ＳＩＭＯＸ法は、均一で高品質の埋没酸化物及びＳｉオーバーレイヤを与える。
さらに別の、ＦＩＰＯＳ（多孔性酸化シリコンによる完全な絶縁）と呼ばれる実証済みの方法においては、パターン付けされたＳｉ表面がＨＦ含有溶液中で陽極酸化されて、陽極酸化されていないＳｉアイランドを完全に囲む多孔性Ｓｉを形成する。この方法においては、Ｓｉアイランドがパターン付けされて、前記溶液中へ挿入する前に、陽極酸化に対して耐性のある型に転化される。多孔性シリコンは、大きく増大した表面積のために、バルクＳｉより非常に早く酸化するので、熱酸化によってＳｉアイランドを完全に囲んで絶縁する。この従来技術の方法は、ＳＯＩを形成するための非常に安価な方法であると考えられている。しかし、この従来技術の方法では、薄い、しかし非常に高濃度の熱酸化物を形成することは一般的に困難である。さらに、Ｓｉアイランドは、周囲の酸化された多孔性Ｓｉによるストレスを受けると、転位及び積層欠陥をこうむる可能性がある。
ＳＯＮにおいては、広いボイド平面又は空気ギャップがＳｉオーバーレイヤ表面の下に形成される。もし仮にボイド平面が半導体ウェーハの全直径に広がっているとすれば、Ｓｉオーバーレイヤとその下の半導体基板は分離するであろうが、しかしながら、必然的に、埋没ボイド平面は横方向の大きさが有限となる。通常は、有限の大きさの埋没ボイド平面が、ウェーハの選択された位置に形成される。
さらに別の、シリコン内空スペース（ＥＳＳ）と呼ばれる従来技術の実証済みの方法においては、細長いエッチピットがウェーハ表面上に形成され、Ｓｉ原子の表面マイグレーションを引き起こす高温における水素雰囲気中でのアニール処理によって、埋没ボイド平面に変換される。埋没ボイド平面とその上のＳｉオーバーレイヤとの面積及び厚さは、ピッチとエッチピットの数に加えて、個々のエッチピットの幅及び深さによって決まる。
さらになお別の実証済みの方法においては、ＳｉＧｅ層が選択的エピタキシャル成長法によって半導体ウェーハ表面上に堆積され、ＳｉＧｅ層の上にＳｉブリッジが形成され、次いで、ＳｉＧｅ層が選択的にエッチング除去され、空気ギャップが残される。この従来技術の方法では、この工程全体がデバイス製造工程の一部として組み込まれる。
ＳＯＩとＳＯＮの複合体を製造するための既知の従来の方法は全く異なっており、前者が埋没酸化物を有し、後者がボイドを有するので、これら二つの複合構造体を単一の半導体ウェーハ上で結合させることは実際的ではなかった。低電力デバイス絶縁の点からは、一般的にボイドの誘電定数が可能な最低の誘電定数の値である１に近づき、一方、ＳｉＯ２など埋没酸化物の誘電定数は典型的には約３．９であるという点において、ＳＯＮ複合体がはるかに優れている。
しかし、デバイス絶縁の問題に加えて、埋没絶縁領域は、もし適切にパターン付けされるならば、バックゲート誘電体として付加的な機能を果たすことができ、一方、ＳＯＮは、ＳｉＧｅ及びＧａＡｓなどの格子不整合エピタキシャル層のための順応型基板として用いることができる。従って、ＳＯＩ／ＳＯＮ複合結合体は、現在ＳＯＩとＳＯＮを別々に利用しているマイクロエレクトロニクスでの応用法を改善するばかりでなく、該複合結合体は、現在未知の又は未だ実現されていない多くの新しい用途に有用であろう。
本発明は、パターン付けされたＳＯＩ／ＳＯＮ複合構造体を、単一の半導体基板上に共有加工法によって形成する方法を提供する。本発明の共有加工法の重要な特色は、ＨＦ含有溶液中における電解陽極酸化によって、多孔性Ｓｉ層を形成することにある。幾つかの従来技術のＳＯＩ法においては、多孔性Ｓｉは犠牲エッチング停止層、剥離平面、フィールド酸化物領域、又は完全絶縁領域として用いられている。しかし、本発明においては、多孔性Ｓｉは、埋没絶縁／ボイド結合体を形成するために独特の仕方で利用される。
従って、本発明の第一の目的は、パターン付けされたＳＯＩ／ＳＯＮ構造を有する半導体複合構造体を提供することである。該複合構造体は、単層又は多層のＳＯＩ及びＳＯＮ構造体を含むことができる。本発明においては、パターン付けされたＳＯＩ／ＳＯＮ構造体が、所定の層において、ＳＯＩ及びＳＯＮが互い違いとなる様式で、互いに隣接して形成される。
本発明のもう一つの目的は、前述のＳＯＩ／ＳＯＮ含有複合体を製造するための方法を提供することである。
本発明のさらなる目的は、前述のＳＯＩ／ＳＯＮ含有複合体を製造するための方法において、大部分がＳＯＩ及びＳＯＮ構造体の両方により共有される加工ステップを含む方法を提供することである。
本発明のまたさらなる目的は、ＳＯＩ／ＳＯＮ構造パターンが固定されたものでなく、任意の所望の形状及び大きさとすることができることである。
本発明の一つの態様においては、パターン付けされたＳＯＩ及びＳＯＮ構造体の組合せを含む半導体複合構造体が提供される。具体的には、本発明の半導体複合構造体は、
一つの半導体基板と、
互いに隣り合う位置で半導体基板上に配置されたパターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層と、
パターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層の上に位置する所定の厚さのＳｉオーバーレイヤと、
を有する。
一つの半導体基板と、
互いに隣り合う位置で半導体基板上に配置されたパターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層と、
パターン付けされた埋没絶縁領域及びボイド平面からなる一つ又はそれ以上の層の上に位置する所定の厚さのＳｉオーバーレイヤと、
を有する。
本発明の一つの実施形態においては、本発明の半導体複合構造体の埋没絶縁領域が埋没導電領域で置換えられる。本発明の別の実施形態においては、本発明の半導体複合構造体はボイド平面だけを含む。本発明のさらに別の実施形態においては、本発明の半導体複合構造体は、埋没絶縁領域、埋没導電領域、及びボイド平面を含む。
本発明の別の態様においては、上記の半導体複合構造体を形成するための方法が提供される。具体的には、本発明の方法は、
（ａ）半導体ウェーハの表面領域内に多孔性Ｓｉの層を形成するステップと、
（ｂ）多孔性Ｓｉ層の上にエピＳｉ層を形成して、界面がエピＳｉ層と多孔性Ｓｉ層の間に存在するようにするステップと、
（ｃ）ウェーハの所定の範囲に選択的にイオンを注入して、前記界面に又はその近くに注入領域を形成するステップと、
（ｄ）ウェーハを高温でアニール処理して、周囲の多孔性Ｓｉ層との反応によって注入領域を埋没絶縁領域に変換し、孔の合体によって非注入多孔性Ｓｉを埋没ボイド平面に変換するステップと、
を含む。
（ａ）半導体ウェーハの表面領域内に多孔性Ｓｉの層を形成するステップと、
（ｂ）多孔性Ｓｉ層の上にエピＳｉ層を形成して、界面がエピＳｉ層と多孔性Ｓｉ層の間に存在するようにするステップと、
（ｃ）ウェーハの所定の範囲に選択的にイオンを注入して、前記界面に又はその近くに注入領域を形成するステップと、
（ｄ）ウェーハを高温でアニール処理して、周囲の多孔性Ｓｉ層との反応によって注入領域を埋没絶縁領域に変換し、孔の合体によって非注入多孔性Ｓｉを埋没ボイド平面に変換するステップと、
を含む。
本発明の、垂直方向に積み重ねられた多層の埋没絶縁／ボイド平面が形成される幾つかの実施形態においては、ステップ（ａ）−（ｃ）は、アニール処理ステップ（ｄ）の前に任意の回数繰返すことができる。
本発明においては、ＨＦ含有溶液中で遂行される電解陽極酸化法を利用して、多孔性Ｓｉ層が形成される。ＨＦ陽極酸化法においては、形成される多孔性Ｓｉの多孔率は、主として、用いられた電流及び電圧、ＨＦ濃度、並びに、半導体ウェーハのドーピングの型及び濃度に依存する。さらに、多孔性Ｓｉ層の厚さは、陽極酸化処理の時間に依存する。
必要であれば、前記ステップ（ａ）の後に、高温水素雰囲気中での短時間のアニールを行って、多孔性Ｓｉ層の表面上の開孔を除去することができる。さらに別の実施形態においては、随意的な水素アニールがまた、アニール処理ステップ（ｄ）の後に遂行される。
幾つかの実施形態においては、二酸化シリコン、窒化シリコン、フォトレジスト、又はそれらの組合せのパターン付けされたマスクを用いて、ウェーハ中の注入領域を選択的に形成することができる。そのような実施形態においては、パターン付けされたマスクは、ボイド平面が形成される予定の構造体領域に、イオンが注入されるのを防ぐに十分な厚さを有する。
本発明の代替の方法においては、注入されるイオンはアニール処理によって埋没導電領域を形成する能力を有する。そのような実施形態においては、金属イオンが注入され、埋没導電領域は金属シリサイドを含む。
本発明のさらに別の代替方法においては、埋没ボイド平面だけを含む複合構造体が提供される。本発明のこの方法は、
（ｉ）半導体ウェーハ上に、例えば、フォトレジストなど耐ＨＦ材料のパターン付けされたマスクを形成し、前記パターン付けされたマスクが前記半導体ウェーハの部分を露出させる一つ又はそれ以上の開口を有するようにするステップと、
（ｉｉ）前記半導体ウェーハの前記露出部分の表面領域内に多孔性Ｓｉを形成するステップと、
（ｉｉｉ）前記パターン付けされたマスクを除去するステップと、
（ｉｖ）前記多孔性Ｓｉを含むウェーハ上にｅｐｉ−Ｓｉを形成するステップと、
（ｖ）高温でウェーハをアニール処理して、多孔性Ｓｉを孔の合体によって埋没ボイド平面に変換するステップと、
を含む。
（ｉ）半導体ウェーハ上に、例えば、フォトレジストなど耐ＨＦ材料のパターン付けされたマスクを形成し、前記パターン付けされたマスクが前記半導体ウェーハの部分を露出させる一つ又はそれ以上の開口を有するようにするステップと、
（ｉｉ）前記半導体ウェーハの前記露出部分の表面領域内に多孔性Ｓｉを形成するステップと、
（ｉｉｉ）前記パターン付けされたマスクを除去するステップと、
（ｉｖ）前記多孔性Ｓｉを含むウェーハ上にｅｐｉ−Ｓｉを形成するステップと、
（ｖ）高温でウェーハをアニール処理して、多孔性Ｓｉを孔の合体によって埋没ボイド平面に変換するステップと、
を含む。
本発明の別の代替方法においては、前記方法におけるステップ（ａ）−（ｃ）及びステップ（ｉ）−（ｉｖ）を、前記変換を生じる最後のアニール・ステップの前に任意の回数繰返すことによって、隣り合う絶縁体／ボイド平面構造体の埋没層、隣り合う導電体／ボイド平面構造体の埋没層、及び、ボイド平面構造体のみの埋没層を有する半導体複合構造体が形成される。
本発明は、パターン付けされたＳＯＩ／ＳＯＮ複合構造体、及びその製造方法を提供するものであり、これより、本出願書に添付の図面を参照しながらより詳細に説明する。添付の図面においては、同じ参照数字が同じ対応する要素を示すのに用いられる。
従来技術の加工法の特徴における明確な違いのため、ＳＯＩ及びＳＯＮを単一の半導体ウェーハ上に統合することは、一般的なことではない。本発明の長所は、ＳＯＩ及びＳＯＮ構造体を、共通の製造工程において、単一の半導体ウェーハ上に任意の所望のパターンで隣り合わせて配置することである。ここで用いられる用語「半導体ウェーハ」は、Ｓｉ，ＳｉＧｅ，ＳｉＣ，ＳｉＧｅＣ，ＧａＡｓ，ＧｅＡｓ，ＩｎＡｓ，ＩｎＰ、及び他の類似したＩＩＩ／Ｖ化合物半導体、などの半導体材料を含むウェーハを表す。用語「半導体ウェーハ」はまた、シリコン・オン・インシュレータの基板を含む。
図１は、本発明の一つの方法を用いて製造することのできる、典型的なパターン付けされたＳＯＩ／ＳＯＮ複合構造体の断面図を示す。図１に示されるパターン付けされたＳＯＩ／ＳＯＮ複合構造体は、Ｓｉオーバーレイヤ３０と半導体ウェーハ又は基板１０とによって挟まれた、埋没絶縁領域２６及びボイド平面２７の単一層を有する。埋没絶縁領域２６がボイド平面２７と隣り合って並んでいることに注意されたい。このように、本発明の複合構造体は、単一半導体基板内で埋没絶縁領域（ＳＯＩ）とボイド平面（ＳＯＮ）が交互に並んだ層を有する。
本発明のパターン付けされたＳＯＩ／ＳＯＮ複合構造体の種々の層の厚さは、構造体を製造するために用いられる加工条件に依存して変化する。典型的には、埋没絶縁領域及びボイド平面からなる層は、約５ｎｍから約１μｍまでの厚さを有し、約５ｎｍから約２００ｎｍまでの厚さであることがより好ましい。埋没絶縁領域及びボイド平面からなる層の厚さは、デバイスの必要条件に依存し、本発明においては、ＨＦ陽極酸化の間に形成される多孔性Ｓｉ層の垂直方向の深さと、注入イオンのドーズ量とを調節することによって制御することができる。
Ｓｉオーバーレイヤ３０は、単結晶構造を有し、層３０の厚さは典型的には約２ｎｍから約１μｍまでであり、約２ｎｍから約１００ｎｍまでの厚さであることがより好ましい。Ｓｉオーバーレイヤの厚さは、デバイスの必要条件に依存し、本発明においては、Ｓｉエピ堆積量、及び熱アニール処理中のＳｉの消費量によって制御することができる。基板１０の厚さは、本発明には重要でない。パターン付けされたＳＯＩ／ＳＯＮ構造体の層は実質的に均一であり、種々のＳＯＩ／ＳＯＮ構造体は高品質のものである。
本発明の幾つかの実施形態において、埋没絶縁領域２６が埋没導電領域で置き換えられる。そのような実施形態においては、パターン付けされた埋没導電／ＳＯＮ複合構造体が形成される。そのような複合構造体は、埋没絶縁領域２６が埋没導電材料で置き換えられることを除けば、上の図１、又は以下の図２に示される構造体に類似している。
図２は、埋没絶縁領域２６及びボイド平面２７の複数の層を有する、本発明のパターン付けされたＳＯＩ／ＳＯＮ複合構造体を示すが、その場合、複数の層の各々は、独自にパターン付けすることができ、上下の層と異なってよい。構造体の最下層は基板１０であり、図示されている構造体の最上層はＳｉオーバーレイヤ３０’である。本発明は、それぞれがパターン付けされた埋没絶縁領域及びボイド平面からなる一つ又は二つの層を有するパターン付けされたＳＯＩ／ＳＯＮ複合構造体を説明するが、本発明は、複数のそのようなパターン付けされたＳＯＩ／ＳＯＮ層を単一の複合構造体内に形成することも考慮している。
図２において、二つの埋没ＳＯＩ／ＳＯＮ層（２６及び２７）は整列させる必要はなく、同じデザインでなくともよい。しかし、明瞭のために、図２は、整列された同じデザイン寸法の、二つの埋没ＳＯＩ／ＳＯＮ層を示している。示された図面にもかかわらず、本発明は、各埋没領域がそれ自体のデザイン寸法を有する不整列の埋没ＳＯＩ／ＳＯＮ層も考慮している。
図１及び図２に示されるパターン付けされたＳＯＩ／ＳＯＮ複合構造体を製造するのに用いられる本発明の加工ステップを、以下に、より詳細に説明する。初めに、図３に示される構造体を参照する。具体的には、図３に示される構造体は、その表面領域内に多孔性Ｓｉ層１２を有する半導体ウェーハ又は基板１０を含む。用語“ウェーハ”及び“基板”は、本出願においては同義的に用いられる。半導体ウェーハは、典型的には、任意の所望の大きさをもつＳｉ含有の半導体材料である。半導体ウェーハは、必須ではないが、好ましくはｐ型ドーピング原子でドープされる必要がある。ホウ素でドープされたｐ型ウェーハを用いる場合は、ウェーハのドーパント濃度は、典型的には、約１Ｅ１５から約１Ｅ１９ａｔｏｍｓ／ｃｍ３までであり、約５Ｅ１７から約１Ｅ１９ａｔｏｍｓ／ｃｍ３までのドーパント濃度であることがより好ましい。
多孔性Ｓｉ層１２は、約１００ｎｍから約２μｍまでの厚さをもつ薄層であるが、厚さは約５００ｎｍから約１μｍであることがより好ましい。多孔性Ｓｉ層１２の多孔率は、約５から約７０％までであるが、多孔率は約１０から約４０％までであることがより好ましい。多孔性Ｓｉ層は、典型的には、半導体ウェーハ１０の上表面領域に又はその下に形成される。
多孔性Ｓｉ層１２は、ＨＦ含有溶液中で遂行される陽極酸化法を利用して形成される。用語“ＨＦ含有溶液”は、ＨＦと、炭化水素、アルコール、水などの電解質との混合物を示す。本発明において用いられる好ましい電解質は、濃厚ＨＦ溶液（４９重量％のＨＦ＋５１重量％のＨ２Ｏ）である。陽極酸化プロセスは、ＨＦ含有電解槽中で遂行され、ウェーハは該電解槽中に浸されプラスにバイアスをかけられる。電解槽はまた、負にバイアスされた電極を有する。
ＨＦ陽極酸化法は、多孔性Ｓｉ、並びに、例えばＧｅ及びＧａＡｓなど他の多孔性半導体を形成するための、周知の一般的に認められている技術である。種々のＨＦ濃度、電流及び電圧のレベル、ドーピング型（ｎ又はｐ型）及びウェーハ中のドーパント濃度、並びに、陽極酸化時間を含む適切な実験により、特定の所望の多孔性層構造に適切な陽極酸化パラメータのレシピを見出すことができる。本発明において多孔性Ｓｉ層を形成するためには、電流がウェーハ表面の全域にわたって均一な密度で流れることが可能であるように設計されている限り、任意の既知の陽極酸化装置を使用できる。
本発明によって、上記の多孔性を達成するには、ＨＦ陽極酸化は１００％電解質において約２５から約５０重量％までのＨＦ濃度を用いて行うことが好ましく、１００％電解質において約４０から約５０重量％までのＨＦ濃度を用いることがより好ましい。陽極酸化は電流の流れによって駆動されるので、陽極酸化の間、電流は、普通所定の一定の密度値に設定される。陽極酸化過程の間に用いられる一定電流密度は、約０．１から約２０ｍＡ／ｃｍ２までであり、約１から約２ｍＡ／ｃｍ２までの陽極酸化電流がより好ましい。Ｓｉウェーハのドーピング型及びドーピング密度に依存して、陽極酸化の間、電流密度を駆動するのに必要な電圧は、典型的には、約０．１から約１０ボルトまでであり、約０．５から約５ボルトまでの電圧がより好ましい。陽極酸化は、典型的には、室温付近において、約３０秒から約１０分までの時間遂行され、約１から約５分までの時間がより好ましい。
陽極酸化の後、多孔性Ｓｉ層を有する構造体は、随意的に、高温で水素雰囲気中において短時間アニールして、多孔性Ｓｉ表面上の開孔を実質的に除去することができる。特定的には、随意的水素アニールは、約８００℃から約１０００℃までの温度で約１０分から約２時間までの時間遂行される。より特定的には、随意的水素アニールは、約８５０℃から約９００℃までの温度で約３０分から約１時間までの時間遂行される。水素アニールは通常純粋な１００％水素を用いて遂行される。しかし、もし必要ならば、Ｈｅ，Ａｒ，Ｘｅ又はそれらの組合せなどの不活性気体を混合してもよい。気体混合物中の水素の量は、典型的には、約５０から約１００％までである。この随意的な前段階アニール処理ステップの間に用いられる水素の圧力は、典型的には、約１０から約７６０ｔｏｒｒまでである。
水素アニール処理は、Ｓｉ原子の表面マイグレーションを引き起こすことが知られており、それによって開口表面孔を実質的に除去する。しかし、高温では、表面エネルギーを最小にするようにバルク中の孔が合体してより大きな孔となる。従って、水素アニール処理は、本発明において利用する場合には、長時間、高すぎる温度で行うべきではない。
次に、図４に示されるように、多孔性Ｓｉ層１２の上に、低欠陥エピＳｉ層を成長させることのできる堆積法を利用して、エピＳｉ層１４が形成される。本発明において用いることのできる適切な堆積法の説明に役立つ実例には、化学気相堆積法（ＣＶＤ），プラズマ支援ＣＶＤ法、分子線エピタキシャル堆積法などがあるが、それらに限定はされない。典型的には、単結晶構造を有するエピＳｉ層の厚さは、約１００ｎｍから約１μｍまでであり、約４００から約６００ｎｍまでの厚さであることがより好ましい。多孔性Ｓｉ層とエピＳｉ層１４の間に界面１３が存在することに注意されたい。
本発明の一実施形態において、酸化シリコン、窒化シリコン、フォトレジスト又はそれらの任意の組合の通常のマスク材料を、低温ＣＶＤ法、スピン・オン・コーティング法などの通常の堆積法を用いて、エピＳｉ層１４の上表面に付けることができ、その後に、通常のリソグラフ法を用いて、下のエピＳｉ層１４の表面を露出させる一つ又はそれ以上の開口２０を有するパターン化されたマスク１８が形成される。結果として得られるパターン化されたマスク及び一つ又はそれ以上の開口を有する構造体が、例えば、図５に示される。本発明のこのステップの間に、典型的には、断面が長方形であるパターンが形成されることに注意されたい。リソグラフのステップは、二酸化シリコン及び窒化シリコンの場合には、フォトレジストを堆積するステップと、フォトレジストを放射のパターンに露光するステップと、通常のレジスト現像液を利用して露光されたフォトレジストを現像するステップを含む。
パターン化されたマスクの厚さは、その後のイオン注入ステップの間に、ブロックされた領域にイオンが注入されることを防ぐ（即ち、ブロックする）ことができる限りにおいて、変えることができる。典型的には、マスクの厚さは、少なくとも約５００ｎｍ又はそれ以上であり、約１から約３μｍまでの厚さであることがより好ましい。
次に、図６に示されるように、酸素イオン２２が開口２０を通して構造体中に均一に注入されて、界面１３に又はその近傍に酸素注入領域２４が形成される。より特定的には、インプラントのピーク濃度がエピＳｉ／多孔性Ｓｉ界面に又はその僅かに下に生じるように、酸素注入領域が形成される。パターン化されたマスクが存在する範囲においては、注入された酸素イオンはパターン化されたマスク内で停止されて、下のエピＳｉ層までは達しないことに注意されたい。逆に、マスクが存在しない範囲では、注入された酸素イオンは構造体内にまで達する。
本発明においては、酸素注入層は、任意の通常のイオン注入装置を利用して形成することができ、かつ、任意のイオン注入条件を用いることができる。例えば、酸素イオン注入は、約１Ｅ１６から約２Ｅ１８ａｔｏｍｓ／ｃｍ２までの酸素イオンドーズ量、約５０ＫｅＶから約１０ＭｅＶまでの注入エネルギー、約０．０５から約５００ｍＡ／ｃｍ２までのイオンビーム電流密度、及び、約４８０℃から約６５０℃までの注入温度を用いて遂行することができる。より好ましいくは、酸素イオン注入は、約５Ｅ１６から約２Ｅ１７ａｔｏｍｓ／ｃｍ２までの酸素イオンドーズ量、約１５０ＫｅＶから約３００ＫｅＶまでの注入エネルギー、約１．０から約１０ｍＡ／ｃｍ２までのイオンビーム電流密度、及び、約５５０℃から約６００℃までの注入温度を用いて遂行される。特定的に上述された条件以外のイオン注入条件も、ここで考慮されている。例えば、それらの開示が引用によりここ組み入れられる、米国特許第５，９３０，６４３号、第６，０４３，１６６号、及び第６，０９０，６８９号に記載されているように、高温注入ステップに続いて普通の室温注入が行われる。
酸素イオンは単一のステップで注入してもよく、或いは、複数のイオン注入ステップを用いてもよい。注入は連続注入であってもよく、或いは、パルス注入法を用いてもよい。本発明の別の実施形態においては、酸素イオンは、後に高温アニール処理を遂行することによって構造体中に埋没絶縁領域を形成することができる、窒素イオン、又は酸素イオンと窒素イオンの組合せで置き換えることができる。窒素イオンの注入は、当業者に周知の注入条件を含む任意のイオン注入方法を利用して遂行される。
本発明の一つの代替の実施形態においては、注入されるイオンは、Ｍｏ，Ｔａ，Ｗ及び他の類似の高融点金属など、Ｓｉと合金を形成した場合に約１３００℃より高い共融点温度を有する高融点金属の金属イオンとする。これらの金属イオンは、以下により詳細に記述される後の高温アニール処理を受ける際に、埋没導電領域を形成する能力を有する。この実施形態においては、埋没導電領域とボイド平面を交互に含む層が形成される。
注入ステップの後、パターン化されたマスクは、当業者に周知の普通の剥離方法を利用して、構造体の表面から典型的には除去される。他の実施形態においては、パターン化されたマスクは、アニール処理が遂行されるまでは除去されない。しかし、本発明においては、パターン化されたマスクは、アニール処理ステップの前に除去されることが好ましい。
次に、例えば図１に示される構造体を形成するためにアニール処理が遂行される。特定的には、本発明のこの段階で用いられるアニール処理ステップは、高温アニールであって、注入酸素領域２４を埋没酸化物領域２６に変換し、一方、酸素イオンを含有しない領域はボイド平面２６に変換することができる。領域２６及び２７の上の層はＳｉオーバーレイヤ３０である。酸素以外の他のイオンを用いる場合には、埋没酸化物領域の代りに埋没絶縁領域が形成される。導電性イオンを用いる場合には、埋没酸化物領域の代りに埋没導電領域が形成される。
この埋没酸化物／ボイドの形成において、多孔性Ｓｉが消費され、エピＳｉ層が表面酸化によって薄くなり、表面酸化物が剥離される場合、元のエピＳｉ層よりもはるかに薄いＳｉオーバーレイヤ３０をもたらす。幾つかの実施形態においては、図示されてはいないが、表面酸化物が複合構造体上に残存する。
本発明により、埋没絶縁領域（加えて埋没導電領域も）が、注入イオンと多孔性Ｓｉの熱的相互作用によって形成される。ボイド平面は、孔の合体によって形成される。用語「ボイド平面」は、Ｓｉオーバーレイヤと基板の間の、空気以外には何物もないギャップを意味する。
高温アニール処理は、約１３００℃又はそれ以上の温度で、しかしＳｉの融点１４１５℃より低い温度において、約２時間又はそれ以上の時間遂行される。より好ましくは、高温アニール処理ステップは、約１３００℃から約１３５０℃までの温度において、約５から１０時間までの時間遂行される。高温アニール処理は、１００％純粋酸素中、又は、不活性気体もしくは窒素又は両方を混合した酸素中、又は、不活性気体もしくは窒素又はそれらの混合物中、又は、真空中で行うことができる。酸素含有混合物を用いる場合には、酸素は典型的には、約０．２５から約９９．７５％までの濃度で存在し、約２から約２５％までの酸素濃度であることがより好ましい。混合物の残りは、１００％まで、不活性気体もしくは窒素又はその両方である。
アニール処理ステップは、単一のランプアップ速度及び冷却速度を用いる連続加熱法を利用して構成することができる。代替として、高温アニール処理ステップは、種々のランプアップ速度、均熱及び冷却速度を含むことができる。
高温アニール処理ステップの間に、基板１０中に存在するドーパントは、基板１０からＳｉオーバーレイヤ３０内へ拡散することができる。Ｓｉオーバーレイヤ３０のドーピング濃度が、所定のデバイス用途のためには高すぎる場合には、図１に示される構造体は後続水素アニール処理を行うことができる。後続水素アニールは上記の随意的水素アニールと同じか又は異なる条件を含む。本発明で用いられる後の水素アニールは、１１００℃−１１５０℃において低圧（８０Ｔｏｒｒ又はそれ以下）水素雰囲気中で、０．２５−３時間行うことが好ましい。
本発明の幾つかの実施形態においては、上の図３−図６に概略が示された加工処理ステップを、高温アニールを行う前に繰り返して、例えば、図２に示される構造体を形成することができる。
本発明のさらに別の実施形態においては、上で形成されたボイド平面は、当業者に周知の処理ステップを利用して、気体、液体又は固体で充填することができる。ここで、気体は空気以外のものである。
本発明のさらに別の代替の実施形態においては、マスクを付けるステップ及びマスクをパターン化するステップを省略することができる。この場合、構造体の所定の範囲にだけイオンを注入する選択的イオン注入法を用いることができる。
本発明のさらに他の代替の実施形態においては、ＨＦ陽極酸化ステップは、孔の代わりに空隙又はボイドを形成するプロセスで置き換えられる。
本発明の代替の方法においては、埋没ボイド平面だけが半導体ウェーハ中に形成される。本発明のこの代替方法は、図７−図１０に描かれている。
図７は、半導体ウェーハ１０の表面上に耐ＨＦフォトレジスト１８’のパターン化されたマスクが形成された後の構造体を示す。パターン化されたフォトレジストは、上記の加工処理ステップを利用して形成される。示されるように、パターン化されたフォトレジスト１８’は、半導体ウェーハの部分を露出する一つ又はそれ以上の開口２０を有する。
次に、図８に示されるように、半導体ウェーハの露出部分に、上記のＨＦ陽極酸化法を利用して多孔性Ｓｉ領域１２が形成され、その後、パターン化されたフォトレジストが剥離され、エピＳｉ１４が多孔性Ｓｉ領域１２を含む全構造体の上に形成されて、多孔性Ｓｉ領域との界面１３を形成する。図９を参照する。エピＳｉは上記の堆積法の一つを利用して形成される。
図９に示される構造体は、次いで、高温でアニールされ、それにより多孔性Ｓｉが孔の合体によって埋没ボイド平面２７に変換される。高温アニール処理は上記の条件を含む。結果として生じる構造体は、例えば、図１０に示される。ボイド平面は、上記のように、気体、液体又は固体で充填される。図７−図９に示される加工処理ステップをアニール処理の前に繰り返すことによって、複数のボイド平面層を形成することができる。
本発明の付加的な実施形態においては、上の図３−図６及び図７−図９に概略が示される加工処理ステップは、高温アニール処理を遂行する前に任意回数繰り返して、埋没絶縁領域、埋没導電領域、及び埋没ボイド平面の全てを有する半導体複合構造体を形成することができる。
可能な場合には、図２における埋没絶縁領域、埋没導電領域、及び埋没ボイド平面は、相互間で及び表面にビアを通じて接続することができる。ビアは、絶縁性又は導電性の材料で充填するか、又は単にボイドとして残してもよい。ビアホールを形成し、それらを絶縁性又は導電性材料で充填する方法、及び加工処理ステップは、当業者に周知である。
本発明は、特にその好ましい実施形態に関して詳しく説明され記述されているが、形態と細部における前記の及び他の変更が、本発明の精神及び範囲から離れることなしに可能であることを、当業者は理解するであろう。従って、本発明は、記述され説明された厳密な形態と細部に限定されるものではなく、添付の特許請求の範囲の精神及び範囲の中に含まれることが意図されている。
Claims (7)
- 半導体基板と、
前記半導体基板の上にあって互いに隣合せに位置するパターン付けされた埋没導電領域及びボイド平面からなる、一つ又はそれ以上の層と、
前記一つ又はそれ以上の層の上に位置する、所定の厚さを有するＳｉオーバーレイヤとを含み、
前記埋没導電領域が注入された高融点金属イオンを含む、
半導体複合構造体。 - 前記Ｓｉオーバーレイヤが２ｎｍから１μｍまでの厚さを有する、請求項１に記載の半導体複合構造体。
- 前記注入高融点金属イオンが、Ｓｉと合金を形成した場合に１３００℃より高い共融点温度を有する、請求項１に記載の半導体複合構造体。
- 前記一つ又はそれ以上の層の各々が、５ｎｍから１μｍまでの厚さを有する、請求項１に記載の半導体複合構造体。
- 前記Ｓｉオーバーレイヤがドープされている、請求項１に記載の半導体複合構造体。
- 前記Ｓｉオーバーレイヤの上に位置する表面酸化物をさらに含む、請求項１に記載の半導体複合構造体。
- 前記注入高融点金属イオンが、Ｍｏ，Ｔａ，及びＷからなる群から選択される、請求項１に記載の半導体複合構造体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2004/004888 WO2005083775A1 (en) | 2004-02-19 | 2004-02-19 | FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011111716A Division JP5466668B2 (ja) | 2011-05-18 | 2011-05-18 | 半導体複合体構造を形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007523490A JP2007523490A (ja) | 2007-08-16 |
| JP5254549B2 true JP5254549B2 (ja) | 2013-08-07 |
Family
ID=34912888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006554070A Expired - Fee Related JP5254549B2 (ja) | 2004-02-19 | 2004-02-19 | 半導体複合構造体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1716592A1 (ja) |
| JP (1) | JP5254549B2 (ja) |
| WO (1) | WO2005083775A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11695043B2 (en) | 2018-08-30 | 2023-07-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2906078B1 (fr) * | 2006-09-19 | 2009-02-13 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue |
| US9524960B2 (en) | 2014-04-01 | 2016-12-20 | Empire Technoogy Development Llc | Vertical transistor with flashover protection |
| US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
| GB2625284A (en) * | 2022-12-12 | 2024-06-19 | Iqe Plc | Systems and methods for controlling porous resistivities |
| GB2625286A (en) * | 2022-12-12 | 2024-06-19 | Iqe Plc | Systems and methods for tuning porous bandgaps to reduce thermal donor effects |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3530700B2 (ja) * | 1997-02-13 | 2004-05-24 | シャープ株式会社 | Ｓｏｉ半導体基板及びその製造方法 |
| JP4273533B2 (ja) * | 1998-03-11 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP4277481B2 (ja) * | 2002-05-08 | 2009-06-10 | 日本電気株式会社 | 半導体基板の製造方法、半導体装置の製造方法 |
| DE60324960D1 (de) * | 2002-12-20 | 2009-01-08 | Soitec Silicon On Insulator | Herstellung von hohlräumen in einer siliziumscheibe |
-
2004
- 2004-02-19 WO PCT/US2004/004888 patent/WO2005083775A1/en not_active Application Discontinuation
- 2004-02-19 JP JP2006554070A patent/JP5254549B2/ja not_active Expired - Fee Related
- 2004-02-19 EP EP04712829A patent/EP1716592A1/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11695043B2 (en) | 2018-08-30 | 2023-07-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007523490A (ja) | 2007-08-16 |
| EP1716592A1 (en) | 2006-11-02 |
| WO2005083775A1 (en) | 2005-09-09 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| RD04 | Notification of resignation of power of attorney |
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| RD12 | Notification of acceptance of power of sub attorney |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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