JP5757145B2 - 半導体装置 - Google Patents
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Description
各IGBTのゲートは主回路駆動回路72の出力に接続し、主回路駆動回路72の入力端子I/Oは通常のマイクロコンピュータに接続し、パワーモジュール71で構成されるインバータの出力U、V、Wは三相モータ70に接続している。
図14は、図11の上アームにあるIGBTであるQ1を駆動する図12に示したGDU−UとGDU−X、及びLSU及びブートストラップダイオードDbを1チップ化した場合の回路構成図である。
また、特許請求の範囲の請求項3記載の発明によれば、請求項1または2に記載の発明において、前記絶縁分離領域が空洞であるとよい。
また、特許請求の範囲の請求項7に記載の発明によれば、p型の半導体基板と、前記半導体基板上に形成されるn型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第1島領域を区分するp型の第1分離領域と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第1島領域と離れて第2島領域を区分するp型の第2分離領域と、前記第1島領域内の表面層に形成されたn型のカソード領域と、前記第1分離領域と前記カソード領域との間で両者と離れて前記第1島領域内の表面層に形成されたp型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記第1分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、前記第2島領域内で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記第1分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。
また、特許請求の範囲の請求項9に記載の発明によれば、請求項7または8に記載の発明において、前記絶縁分離領域が空洞であるとよい。
図3に示すように、上アーム出力素子Q1は、フローティング状態(浮遊電位状態)の上アームドライバGDU−Uにより駆動される。つまり外付けの上アーム出力素子Q1の制御電極にはHVゲートドライバICの上アームドライバGDU−Uの出力端子U−GATEが接続される。
つぎに、SON構造35の空洞3の形成方法を説明する。支持基板であるp-基板1にマスク酸化膜(熱酸化)を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。
このアニール後はトレンチホールパターンの上部が塞がり空洞3が形成される。
第1実施例で示したようにフローティングp領域5を設けることで、外付けのブートストラップコンデンサC1を充電する時に、p-基板1へのホールによるリーク電流を抑えることができる。また、ホールによるリーク電流を抑えることで、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置100を実現できる。
また、部分SON形成には、トレンチホール形成工程(マスク酸化,パターニング,トレンチエッチング)・水素アニール工程・エピ成長工程を加えるだけでよいので、第5実施例に示すSOI基板を用いる場合より製造コストを抑えることができる。
ブートストラップダイオードDbのカソード領域であるn+領域7はボンディングワイヤ45でハイサイド側にあるロジック部と接続される。このハイサイド側にあるロジック部もまたブートストラップダイオードDbを取り囲むGNDp領域4とは別のGNDp領域4で取り囲まれている。このロジック部は図1のCMOS回路33などで構成され、図3のGDU−Uが含まれる。
ここでEcrは臨界電界、dはn-型半導体層の厚さ、Toxは誘電体層の厚さ、εsiはシリコンの比誘電率、εoxは誘電体の比誘電率である。
こうすることで、実施例1の効果に加えて、VDD端子12に正電圧サージが入力したときに、GNDp領域4とn-エピ層2のpn接合のアバランシェで発生する電子がフローティングp領域5に入りことを防止する。これによってフローティングp領域5の電位低下が防止され通常動作でフローティングp領域5とこのフローティングp領域5とp+領域6の間にあるn-エピ層2とで構成されるpn接合38がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。
これはロジック部とレベルシフト回路を形成した領域の平面図である。ブートストラップダイオードDbはロジック部を挟んでレベルシフト回路と反対側に形成されている。
2 n-エピ層
3 空洞
4 GNDp領域
5,39 フローティングp領域
6 p+領域(アノード領域)
7 n+領域(カソード領域)
8 GND電極
9 アノード電極
10 カソード電極
11 GND端子
12 VDD端子
13 U−VCC端子
14 U−OUT端子
15 U−GATE端子
16 VDD電源
18 pソース領域
19 pドレイン領域
20 nコンタクト領域
21 pオフセット領域
22 nソース領域
23 nドレイン領域
24 pコンタクト領域
25,28 ゲート電極
26,29 ソース電極
27,30 ドレイン電極
31 pチャネルMOSFET
32 nチャネルMOSFET
33 CMOS回路
35 SON構造
40 部分SOI基板
41 LOCOS
42 層間絶縁膜
43 パッシベーション膜
45 ボンディングワイヤ
51,52 点線
53 ドレイン
54 ソース
55 ゲート
100,200,300,400,500 高耐圧集積回路装置
Db ブートストラップダイオード
C1 ブートストラップコンデンサ
Claims (12)
- p型の半導体基板と、
前記半導体基板上に形成されるn型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するp型の分離領域と、
前記島領域内の表面層に形成されたn型のカソード領域と、
前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたp型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、
前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。 - 前記絶縁分離領域が前記分離領域まで延在していることを特徴とする請求項1に記載の半導体装置。
- 前記絶縁分離領域が空洞であることを特徴とする請求項1または2に記載の半導体装置。
- 前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第2フローティング領域を備えることを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。
- 前記第1フローティング領域と前記分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えることを特徴とする請求項1ないし4のいずれか一項に記載の半導体装置。
- 前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項5に記載の半導体装置。
- p型の半導体基板と、
前記半導体基板上に形成されるn型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第1島領域を区分するp型の第1分離領域と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第1島領域と離れて第2島領域を区分するp型の第2分離領域と、
前記第1島領域内の表面層に形成されたn型のカソード領域と、
前記第1分離領域と前記カソード領域との間で両者と離れて前記第1島領域内の表面層に形成されたp型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記第1分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたp型の第1フローティング領域と、
前記第2島領域内で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記第1分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。 - 前記絶縁分離領域が前記第1分離領域まで延在していることを特徴とする請求項7に記載の半導体装置。
- 前記絶縁分離領域が空洞であることを特徴とする請求項7または8に記載の半導体装置。
- 前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えることを特徴とする請求項7ないし9のいずれか一項に記載の半導体装置。
- 前記第1フローティング領域と前記第1分離領域との間の前記半導体層の表面層にn型のコンタクト領域を備えることを特徴とする請求項7ないし10のいずれか一項に記載の半導体装置。
- 前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項11に記載の半導体装置。
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