CN111952241A - 具有辅助支撑结构的半导体衬底及其制备方法 - Google Patents

具有辅助支撑结构的半导体衬底及其制备方法 Download PDF

Info

Publication number
CN111952241A
CN111952241A CN202010850620.XA CN202010850620A CN111952241A CN 111952241 A CN111952241 A CN 111952241A CN 202010850620 A CN202010850620 A CN 202010850620A CN 111952241 A CN111952241 A CN 111952241A
Authority
CN
China
Prior art keywords
cavity
layer
semiconductor substrate
substrate
cavity structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010850620.XA
Other languages
English (en)
Inventor
俞文杰
刘强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN202010850620.XA priority Critical patent/CN111952241A/zh
Publication of CN111952241A publication Critical patent/CN111952241A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Abstract

本发明提供一种具有辅助支撑结构的半导体衬底及其制备方法，制备方法包括：提供第一基底和第二基底，在第一基底中进行离子注入形成预设剥离层，将第一基底和第二基底相键合，沿预设剥离层剥离，得到具有空腔结构的半导体衬底，空腔结构中还具有支撑结构，支撑结构的顶部表面与图形化介质层的上表面相平齐。本发明将空腔结构设计为具有支撑结构的空腔结构，即形成半包围式、全包围式环岛空腔，在剥离界面已经确定的情况下，可以在一定区域内，获得较大的空腔面积，含有半包围、全包围结构的环岛空腔，可以减少空腔的特征尺寸，避免顶层硅发生破损。通过控制预设剥离层的形成方式改善空腔上材料磨损情况。

Description

具有辅助支撑结构的半导体衬底及其制备方法
技术领域
本发明属于半导体器件结构设计制造技术领域，特别是涉及一种具有辅助支撑结构的半导体衬底及其制备方法。
背景技术
在半导体衬底内部制备空腔，空腔可以起到绝缘等作用，半导体功能器件可以制备在空腔上，可以保持器件良好的亚阈值等特性。为了提高集成电路芯片的性能和性能价格比，缩小器件特征尺寸从而提高集成度是一个主要的途径。但随着器件体积的缩小，功耗与漏电流成为最关注的问题。绝缘体上硅SOI(Silicon-On-Insulator)结构因能很好地抑制短沟效应，并提高器件按比例缩小的能力，已成为深亚微米MOS器件的优选结构。随着SOI技术的不断发展，研究人员开发出一种新型的晶体管结构-SON(Silicon onnothing)晶体管。SON通过“空洞”结构在沟道下形成局域的绝缘体上硅，SON技术是降低SOI器件短沟等效应的一种方法。与SO1器件相比，SON器件去除了沟道下方的埋氧层，减少了顶层硅底部的界面态，减少了埋氧层中体电荷对沟道导电特性的影响，减少了沟道与衬底之间的寄生电容，同时使器件具有良好的抗总剂量辐射能力。SON器件相比于SOI器件，由于去除了背部电荷、电容影响，对短沟道效应的抑制能力有一定增强。
然而，在现有的制备具有空腔的半导体衬底的工艺中，往往需要沿剥离层进行智能剥离(Smart-cut)的工艺，例如，在SON衬底制备时需要对顶层硅进行智能剥离，例如，以注入氢离子形成剥离层为例，在智能剥离过程中，剥离界面产生了氢气泡，氢气泡对剥离层产生了较大压力，从而导致最终得到的剥离层破损，当SON衬底中部分顶层硅发生破损时，该衬底不能满足集成电路、微机电系统等应用需求。现有工艺中，如果空腔尺寸较大，空腔上方的材料层(如顶层硅)容易发生破损，如图26所示，显示出了现有技术中，对于不同尺寸的空腔结构，空腔上方的顶层硅的破损情况。随着空腔尺寸增大，空腔上方顶层硅破损概率迅速增大，部分没有完全破损的空腔边缘出现了裂缝。严重影响器件的良率及性能。
因此，如何提供一种具有辅助支撑结构的半导体衬底及其制备方法，以解决现有技术中的上述技术问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有辅助支撑结构的半导体衬底及制备方法，用于解决现有技术中制备具有空腔的衬底时空腔上方材料层易破损以及难以有效的在一定区域内获得较大的空腔面积等问题。
为实现上述目的及其他相关目的，本发明提供一种具有空腔结构的半导体衬底的制备方法，所述制备方法包括步骤：
提供第一基底及第二基底；
对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层；
将所述第一基底进行所述离子注入的一侧及所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔结构的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，其中，所述空腔结构中还具有支撑结构，所述支撑结构的顶部表面与所述图形化介质层的上表面相平齐，所述支撑结构位于所述空腔结构内或者所述支撑结构的至少一端与所述空腔结构的侧壁相接触；以及
沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有空腔结构的半导体衬底。
可选地，所述第一基底包括第一半导体衬底，所述预设剥离层形成在所述第一半导体衬底中，所述第二基底包括第二半导体衬底及形成在所述第二半导体衬底上的所述图形化介质层，所述第一基底进行所述离子注入的一侧及所述第二基底的所述图形化介质层相键合。
可选地，进行所述离子注入之前还包括步骤：于所述第一半导体衬底表面形成牺牲介质层，自形成有所述牺牲介质层的一侧进行所述离子注入，在完成所述离子注入之后去除所述牺牲介质层。
可选地，所述第二半导体衬底与所述图形化介质层之间还形成有隔离层，所述空腔结构显露所述隔离层。
可选地，所述第一基底包括第一半导体衬底及形成在所述第一半导体衬底上的所述图形化介质层，所述预设剥离层形成在所述第一半导体衬底中，所述第二基底包括第二半导体衬底，其中，所述第一基底的所述图形化介质层与所述第二基底相键合。
可选地，形成所述第一基底的步骤包括：提供所述第一半导体衬底；于所述第一半导体衬底上形成牺牲介质层；自形成有所述牺牲介质层的一侧对所述第一半导体衬底进行所述离子注入；图形化所述牺牲介质层，以得到具有所述空腔结构的所述图形化介质层。
可选地，所述第二基底还包括形成在所述第二半导体衬底上的隔离层，所述隔离层与所述第一基底的所述图形化介质层相键合，且所述图形化介质层中的所述空腔结构显露所述隔离层。
可选地，进行所述离子注入形成所述预设剥离层的步骤包括：对所述第一基底进行第一离子注入，以在所述第一基底中形成初始剥离层；在所述初始剥离层的位置进行第二离子注入，以形成所述预设剥离层，其中，所述第一离子注入的注入粒子包括含B杂质，所述第二离子注入的注入粒子包括H离子、He离子中的至少一种。
可选地，所述第一离子注入的注入剂量小于所述第二离子注入的注入剂量；其中，所述第一离子注入的注入剂量介于1e11～1e13/cm2之间，所述第二离子注入的注入剂量介于1e16～1e17/cm2之间。
可选地，沿所述预设剥离层剥离所述第一基底后包括步骤：对所述具有空腔结构的半导体衬底进行加固处理，所述加固处理包括对所述具有空腔结构的半导体衬底进行加热处理。
可选地，所述加热处理在预设氛围下进行，所述预设氛围包括氧气气氛，以在所述转移衬底膜层表面形成表面氧化层，并在完成所述加热处理之后去除所述表面氧化层，以减薄所述转移衬底膜层。
可选地，所述空腔结构还延伸至所述图形化介质层下方的材料层中。
可选地，所述预设剥离层与需要形成的空腔结构间具有预设距离，所述预设距离依据所述空腔结构设定，所述设定方式包括所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。
可选地，所述空腔特征尺寸的定义方式包括：定义所述空腔结构上方平行于所述空腔结构表面的二维平面；在所述二维平面内，所述空腔结构上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔结构的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔结构上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
可选地，形成所述支撑结构的方式包括：定义所述空腔结构上方平面内具有n个点，形成所述支撑结构前，对应每一点的最小空腔尺寸为d1至dn，自n个所述最小空腔尺寸中选取最大值D，获得空腔特征尺寸，其中，定义n个点中，有m个点的最小空腔尺寸等于所述空腔特征尺寸D，定义为第一最小空腔尺寸，其中，m小于n；形成所述支撑结构后，m个点对应的最小空腔尺寸为第二最小空腔尺寸，所述第二最小空腔尺寸小于形成所述支撑结构之前的所述第一最小空腔尺寸。
可选地，得到具有空腔结构的半导体衬底后还包括步骤：对所述转移膜层结构进行减薄处理，所述减薄处理包括采用化学机械研磨工艺进行第一减薄及采用氧化减薄工艺进行第二减薄。
可选地，进行所述减薄处理之后还包括步骤：对所述减薄处理后的表面进行修复处理，以使所述减薄处理后的表面达到原子级平整，所述修复处理包括对所述具有空腔结构的半导体衬底在氢气氛围下退火，退火温度介于800℃-1300℃之间。
本发明还提供一种具有空腔结构的半导体衬底结构，其中，所述具有空腔结构的半导体衬底优选采用本发明的具有空腔结构的半导体衬底的制备方法制备得到，当然，也可以采用其他方法制备得到。所述半导体衬底结构包括：
第一基底，包括空腔上膜层，所述空腔上膜层基于转移衬底膜层减薄得到；
第二基底，与所述第一基底相键合，所述第二基底包括第二半导体衬底；
具有空腔结构的图形化介质层，形成于所述第二半导体衬底与所述空腔上膜层之间，其中，所述空腔结构中还具有支撑结构，所述支撑结构的顶部表面与所述图形化介质层的上表面相平齐，所述支撑结构位于所述空腔结构内或者所述支撑结构的至少一端与所述空腔结构的侧壁相接触。
可选地，所述转移衬底膜层具有靠近所述空腔结构的第一表面及与所述第一表面相对的第二表面，所述第二表面与所述空腔结构间的距离大于所述空腔结构的空腔特征尺寸的1/8。
可选地，所述第二半导体衬底与所述图形化介质层之间还形成有隔离层，所述空腔结构显露所述隔离层。
可选地，所述空腔结构贯穿所述图形化介质层且所述空腔结构还延伸至所述第二半导体衬底及所述转移衬底膜层中的至少一者之中。
如上所述，本发明的具有辅助支撑结构的半导体衬底及其制备方法中，将空腔结构设计为具有支撑结构的空腔结构，即形成半包围式、全包围式环岛空腔，在剥离界面已经确定的情况下，可以在一定区域内，获得较大的空腔面积，含有半包围、全包围结构的环岛空腔，可以减少空腔的特征尺寸，避免顶层硅发生破损。在进行离子注入形成剥离界面时依据需要形成的空腔结构预制预设剥离层，预设剥离层与需要形成的空腔结构之间的预设距离大于所述空腔结构的空腔特征尺寸的1/8，从而可以保证空腔结构上方的材料层在制备得到具有空腔结构的半导体衬底的过程中不发生破损，提高器件良率及性能。
附图说明
图1显示为本发明实施例中提供的具有空腔结构的半导体衬底的制备方法。
图2-21显示为本发明实施例中提供的具有空腔结构的半导体衬底的制备过程中各步骤得到的结构示意图。
图22示意出预设剥离层形成过程中的具有长方形形状的空腔结构的空腔特征尺寸。
图23显示为基于本发明的方案制备得到的一种SON结构的立体图。
图24(a)和图24(b)显示为本发明实施例中支撑结构的至少一端与空腔结构的侧壁相接触的示意图。
图25(a)和图25(b)显示为本发明实施例中支撑结构位于空腔结构内的示意图。
图26显示为现有技术中不同尺寸的空腔上的顶层硅受损的情况。
图27显示为顶层硅剥离厚度(顶层硅厚度为1μm)小于等于空腔特征尺寸的1/8时，空腔上方顶层硅发生不同程度的破损的情况。
图28显示为采用本发明方案形成预设剥离层时不同尺寸空腔上的顶层硅受损的情况。
图29显示为采用本发明方案制备的含有大面积、高密度封闭空腔结构的SON衬底。
图30显示为智能剥离过程中空腔结构上方材料层受力示意图。
图31显示为在空腔上方对应的剥离层中线位置，上下边缘承受最大的压应力和拉应力，且下边缘处容易发生破损。
元件标号说明
100 第一基底
101 第一半导体衬底
101a 预设剥离层
102 牺牲介质层
103 图形化介质层
103a 空腔结构
104 转移衬底膜层
105 表面氧化层
106 减薄处理后结构
107 空腔上膜层
200 第二基底
201 第二半导体衬底
202 隔离层
203 图形化介质层
203a 空腔结构
S1～S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种具有辅助支撑结构的半导体衬底的制备方法，包括步骤：
S1：提供第一基底及第二基底；
S2：对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层；
S3：将所述第一基底进行所述离子注入的一侧及所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔结构的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，其中，所述空腔结构中还具有支撑结构，所述支撑结构的顶部表面与所述图形化介质层的上表面相平齐，所述支撑结构位于所述空腔结构内或者所述支撑结构的至少一端与所述空腔结构的侧壁相接触；
S4：沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有空腔结构的半导体衬底。
下面将结合附图详细说明本发明的具有辅助支撑结构的半导体衬底的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的具有辅助支撑结构的半导体衬底的制备方法的制备顺序，本领域技术人员可以依据实际工艺进行步骤顺序之间的改变，例如，提供所述第二基底可以在步骤对第一基底进行离子注入形成预设剥离层之后提供。其中，图1仅示出了本发明一种示例中的具有空腔结构的半导体衬底的制备方法的制备步骤。
实施例1：
本实施例1提供一种具体的具有辅助支撑结构的半导体衬底的制备方法。首先，如图1中的S1及图2和5-7所示，进行步骤S1，提供第一基底100及第二基底200。所述第一基底100和所述第二基底200用于制备本发明的具有空腔结构的半导体衬底，二者可以依据实际的工艺方式提供。其中，所述第一基底100可以是单层材料层构成基底，也可以是由叠层材料层结构构成的基底。同理，所述第一基底200可以是单层材料层构成基底，也可以是由叠层材料层结构构成的基底。
作为示例，如图2所示，所述第一基底100包括第一半导体衬底101，后续离子注入形成的预设剥离层形成在所述第一半导体衬底101中。其中，所述第一半导体衬底101可以为Si、Ge、GaN、SiC、GaAs、AlGaN、Ga2O3、InP材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。
在进一步可选示例中，所述第一基底100还包括形成在所述第一半导体衬底101上的牺牲介质层102，所述牺牲介质层102可以为SiO2、氮化硅、氮氧化硅、氧化铝材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他绝缘牺牲介质层，并不局限于此。所述牺牲介质层102可以但不限于采用热氧化的方式形成在所述第一半导体衬底101上。所述牺牲介质层102可以在后续离子注入等工艺中保护所述第一半导体衬底101表面，也可以用于器件功能层的制备，依据器件实际的制备需求选择使用。
作为示例，如图5-7所示，所述第二基底200包括第二半导体衬底201及形成在所述第二半导体衬底201上的所述图形化介质层203，如图6所示。其中，所述第二半导体衬底201可以为Si、Ge、GaN、SiC、GaAs、AlGaN、Ga2O3、InP材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。另外，所述图形化介质层203中形成有空腔结构203a以用于作为后续得到的具有空腔结构的半导体衬底中的所述空腔结构。所述图形化介质层203可以为SiO2、氮化硅、氮氧化硅、氧化铝材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他绝缘牺牲介质层，并不局限于此。另外，所述空腔结构203a的数量及排布方式可以依据实际需求设定，如呈周期性阵列排布。
在进一步可选示例中，如图5所示，所述第二半导体衬底201与所述图形化介质层203之间还形成有隔离层202，所述空腔结构203a显露所述隔离层202。所述隔离层202可以用于将所述空腔结构203a与所述第二半导体衬底201相隔离开，以利于基于该结构层对器件性能进行调节。所述隔离层202可以为SiO2、氮化硅、氮氧化硅、氧化铝材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他绝缘牺牲介质层，并不局限于此。在一示例中，所述隔离层202的材料与所述图形化介质层203的材料不同，以利于所述图形化介质层203的制备，有利于基于所述隔离层202提高器件性能。所述隔离层与所述图形化介质层支撑层可以是同种材料，也可以是异种材料，当为异种材料时，两个结构层之间具有一定的选择刻蚀比，便于后续器件制备过程中，定义器件结构.
作为示例，如图7所示，所述图形化介质层203中的所述空腔结构203a还延伸至所述图形化介质层203下方的材料层中，可以通过控制所述空腔结构203a形成时的刻蚀条件实现所述空腔结构203a的延伸。例如，所述空腔结构203a还延伸至所述第二半导体衬底201中，以利于依据器件性能需求调节空腔结构的尺寸，当然，当还行有所述隔离层202时，所述空腔结构203也可以穿过所述隔离层202延伸至所述第二半导体衬底201中。在一示例中，所述第二基底200的所述第二半导体衬底层201作为后续形成的SON结构的底层硅，所述图形化介质层203作为中间绝缘层，本实施例中的所述第一基底100中的所述第一半导体衬底层101作为形成顶层硅的材料层。该示例中，所述空腔结构203a延伸至SON的底层硅中。
接着，如图1中的S2及图3-4和22所示，进行步骤S2，对所述第一基底100进行离子注入，以于所述第一基底100中形成预设剥离层101a。
作为示例，所述预设剥离层101a与需要形成的空腔结构(如所述空腔结构203a)之间具有预设距离，参见图8中的d所示。其中，本发明中所述预设距离d依据所述空腔结构203a设定，所述设定方式为所述预设距离d大于所述空腔结构203a的空腔特征尺寸D的1/8。在另一可选示例中，设置所述预设距离介于2nm-10μm之间，可以是小于1.8μm，可以选择为：5nm、10nm、50nm、1μm、5μm、8μm，有利于得到均匀材料层表面。该步骤中通过进行离子注入形成后续衬底剥离的所述预设剥离层101a，所述预设剥离层101a的位置依据需要形成的所述空腔结构203a进行设定，可以有利于在后续工艺中保护所述空腔结构203a上方的材料层，避免空腔上方材料层例如在研磨的过程中发生破损。保证空腔上方的材料层具有接近100％的概率不发生破损。简化工艺，节约成本。另外，所述预设剥离层101a当然还可以参考实际需求的厚度进行设定，例如，当所需要的后续小于所述空腔结构203a的空腔特征尺寸D的1/8时，还可以基于后续的减薄工艺实现。
本实施例中，所述预设距离d大于所述空腔结构203a的空腔特征尺寸D的1/8，其中，所述空腔特征尺寸D的定义可以为：在空腔(即，所述空腔结构203)上方的二维平面内，所述二维平面可以是所述空腔结构203a的顶部开口所在的二维平面，因空腔为封闭结构，对于空腔上方的任意一点A，过该点做任一直线，该直线与空腔边缘有超过两个接触点，取A点直线延伸的两个方向上，与A点近邻的两个点A’、A”，即为所述第一接触点及所述第二接触点，参见图22所示，A’、A”两点之间的距离为一段空腔尺寸，改变过A点直线的方向，可以找到最小的一段空腔尺寸。对于空腔上方所有的点，都有对应的最小空腔尺寸。在所有的最小空腔尺寸中，选出最大的一个尺寸，定义为空腔特征尺寸。例如，如图22所示，对于俯视图形状为长方形的所述空腔结构，其空腔特征尺寸D的大小为长方形的短边长度。
作为示例，进行所述离子注入形成所述预设剥离层101a的步骤包括：对所述第一基底100进行第一离子注入，以在所述第一基底100中形成初始剥离层(图中未示出)，其中，所述第一离子注入的注入粒子包括含B杂质；在所述初始剥离层的位置进行第二离子注入，以形成所述预设剥离层101a，其中，所述第二离子注入的注入粒子包括H离子、He离子中的至少一种。通过上述方式，在定义剥离界面过程中，预先在剥离界面处注入B+、BF2等离子，从而可以以较低的剂量定义出表清晰的注入粒子分布轮廓，并减少后续离子注入剂量，第二次离子注入的注入离子富集在第一注入粒子处，从而精确定义剥离界面，减小剥离损伤，降低剥离表面粗糙度。在一示例中，所述第一离子注入的注入剂量小于所述第二离子注入的注入剂量。可选地，所述第一离子注入的注入剂量介于1e11～1e13/cm2之间，如可以是1e12/cm2；在进行了第一次粒子注入的基础上，进行第二离子注入，即然后注入氢离子，注入剂量为1e16～1e17/cm2，如可以是6e16/cm2，当然，也可以是He离子或其他离子，从而使氢离子富集在B+离子附近，从而精确定义剥离界面，减小剥离损伤，降低剥离表面粗糙度。
作为示例，如图4所示，该示例中，进行所述离子注入之前还包括步骤：于所述第一半导体衬底101表面形成牺牲介质层102，自形成有所述牺牲介质层102的一侧进行所述离子注入，参考图2-3所示，并且，在完成所述离子注入之后去除所述牺牲介质层102，即，使用去除所述牺牲介质层102之后的所述第一半导体衬底101进行后续的键合。
作为示例，所述预设距离与所述空腔结构的特征尺寸的比的设定方式包括：定义剥离过程中所述空腔结构上表面的压强为p，定义指向面内所述空腔结构的长度无限长，定义最恶劣情况为所述空腔上方的所述转移衬底膜层的中心位置两侧仅以所述图形化介质层为支撑点，得到所述转移衬底膜层中的最大应力Mmax∝pL2，最大应力σmax∝qL2/h2，其中，h为所述预设距离，L为所述空腔结构的特征尺寸，基于所述转移衬底膜层能承受的最大应力，采用试验设计的方式得到所述预设距离与所述空腔结构的特征尺寸的比。
具体的，参见图30和31所示，在智能剥离过程中，氢气泡将剥离层与原衬底剥开。由于剥离层厚度有限，其承受应力最大。在最恶劣的情况下，氢气气泡对剥离层施加压力的面积覆盖了整个空腔上方压强为p。在定义空腔的特征尺寸时，假设位于该尺寸位置的剥离层上方处处受到氢气泡的等大压强，剥离层仅通过左右两侧埋氧层获得支撑。此时剥离层的应力情况最恶劣。通过简单应力分析可知，最大内应力位于剥离层中心位置。假设z方向上(指向面内)空腔的长度较长，对其进行应力分析时，可近似为无限长，剥离层仅以左右两侧埋氧层为支撑点，此时剥离层所承受的应力为最恶劣情况。则剥离层的最大应力Mmax∝pL2，(∝表示正比于)，剥离层内所承受的最大应力σmax∝pL2/h2，即σmax∝(L/h)2，即空腔宽度L与剥离层厚度h之比定义了剥离层所承受的最大应力。考虑到剥离层所能承受的最大应力上限是一个常数，是由材料性质决定的。可通过实验来找到剥离层承受最大应力上限时，空腔宽度L与剥离层厚度h之比。
接着，如图1中的S3及图8-9所示，进行步骤S3，将所述第一基底100进行所述离子注入的一侧及所述第二基底200进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔结构203a的图形化介质层203，且所述图形化介质层203与所述预设剥离层101a之间具有间距。键合方式可以依据实际进行选择，如直接键合。所述空腔结构203a的数量及排布可以依据实际需求进行选择。
该步骤中，所述空腔结构203a中还具有支撑结构203b，所述支撑结构203b的顶部表面与所述图形化介质层203的上表面相平齐，所述支撑结构203b位于所述空腔结构203a内或者所述支撑结构203b的至少一端与所述空腔结构203a的侧壁相接触。可选地，可以在刻蚀形成所述空腔结构203a时同时形成所述支撑结构203b。所述支撑结构203b的存在，可以在剥离界面已经确定的情况下，在一定区域内，获得较大的空腔面积，本方案设计了含有半包围、全包围结构的环岛空腔，以减少空腔的特征尺寸，避免顶层硅发生破损。其中，所述空腔结构203a的形状包括但不限于三角形、四边形、多边形、圆形、以及其它具有封闭边界的图案。岛状所述支撑结构203b可以与空腔四周相连或断开，岛状支撑结构的形状不做限制，可以为四边形、三角形。另外，如图24(a)和(b)及25(a)和(b)所示，显示采用包含支撑结构的所述空腔结构的SON衬底的形貌图，图24(a)和(b)显示出所述支撑结构203b的至少一端与所述空腔结构203a的侧壁相接触，图25(a)和(b)显示出所述支撑结构203b位于所述空腔结构203a内。采用含有图形化支撑结构的空腔，可以制备出面积更大，无顶层硅破损的SON衬底。采用本发明的设计，可制备含有大面积、高密度封闭空腔结构的SON衬底，空腔面积占衬底总面积的比例超过12％，适用于制备集成电路。
另外，在一示例中，对于所述支撑结构的设计，可以依据以下方式：对于任一空腔结构，可根据空腔平面上所有的点，例如，以点1、点2、点3、…点n为例；首先找到每一点对应的最小空腔尺寸，例如为：尺寸1、尺寸2、尺寸3、…、尺寸n，其中，空腔尺寸的定义可以参见本发明说明书在特征尺寸定义处的描述；接着，从1～n个最小空腔尺寸中，可找到最大尺寸D，定义为空腔特征尺寸，与前文所述空腔特征尺寸定义一致；然后，设1～n个点中，共有m(m＜n)个点的最小空腔尺寸等于空腔特征尺寸D；最后，在空腔中增加半岛式/环岛式支撑结构后，该结构同时使上述m个点对应的最小空腔尺寸都减小了，则该支撑结构可以减小空腔的特征尺寸。在一示例中，可以是对所述空腔结构内的所有支撑结构而言，其在所述空腔结构的每一侧壁上的投影均覆盖该侧壁，没有显露的侧壁。从而基于所述支撑结构减小所述空腔结构的特征尺寸。
在本实施例中，所述第一基底100进行所述离子注入的一侧与所述第二基底200的所述图形化介质层203相键合，其中，所述预设剥离层101a与所述图形化介质层203之间的间距是指，在所述图形化介质层203与所述预设剥离层101a排布的平面内，所述图形化介质层203具有相对的两侧，一侧为靠近所述预设剥离层101a的一侧，另一侧为远离所述预设剥离层101a的一侧，所述间距是指所述图形化介质层203靠近所述预设剥离层101a的一侧与所述预设剥离层101a之间的距离。当所述空腔结构203a贯穿所述图形化介质层203时，这一间距也为所述空腔结构203与所述预设剥离层101a之间的距离。在该实施例中，这里描述的所述间距等于上一步骤依据所述空腔结构203a进行离子注入时所设定的所述预设距离d。
其中。如图8所示，显示为键合过程中，依据图4中方案去除了所述牺牲介质层102之后的所述第一半导体衬底101的表面与所述第二基底200的所述图形化介质层203进行键合，从而得到封闭的所述空腔结构203a，即得到了所述具有空腔结构的半导体衬底的初始键合结构。另外，如图9所示，进一步显示出了所述空腔结构203a延伸到所述第二半导体衬底201中时与所述第一基底100的键合后的初始键合结构。
最后，如图1中的S4及图17-21所示，进行步骤S4，沿所述预设剥离层101a剥离所述第一基底100，使所述第一基底100的一部分转移到所述图形化介质层203上，以在所述图形化介质层203上形成转移衬底膜层104，得到具有空腔结构的半导体衬底，如图17所示。
具体的，可以采用加热退火的方式自所述预设剥离层101a的位置剥离所述第一基底100，例如，可以采用在400℃～700℃之间的温度对上述初始键合结构退火，当然，也可以采用本领域熟知的其他剥离方式。此时，由于本发明中所述预设剥离层101a的位置的设定，所述转移衬底膜层104的厚度即为所述预设距离d，所述转移衬底膜层104的厚度大于所述空腔结构203a的空腔特征尺寸的1/8。
作为示例，沿所述预设剥离层101a剥离所述第一基底后还包括步骤：对所述具有空腔结构的半导体衬底进行加固处理，所述加固处理包括对所述具有空腔结构的半导体衬底进行加热处理，如高温加热处理，例如在1000℃～1300℃下进行。当然，也可以采用其他加固方式。
在进一步可选示例中，所述加热处理在预设氛围下进行，所述预设氛围包括氧气气氛，以将所述转移衬底膜层104表面氧化形成表面氧化层105，如图18所示，在进行所述加热处理之后去除所述表面氧化层105，如图19所示，以减薄所述转移衬底膜层104。通过该方式，可以在加固所述具有空腔结构的半导体衬底这一复合衬底结构的过程中通过氧化的方式减薄所述转移衬底膜层104。在一示例中，使用氢氟酸腐蚀所述表面氧化层105，以减薄所述转移衬底膜层104。
作为示例，得到具有空腔结构的半导体衬底后还包括步骤：对所述转移衬底膜层104进行减薄处理，所述减薄处理包括采用化学机械研磨工艺机械第一减薄及采用氧化减薄工艺进行第二减薄，得到减薄处理后结构106。也就是说，采用两步减薄的方式对所述转移衬底膜层104进行减薄，其中，第一步减薄可以成为是粗抛光，例如，可以采用CPM的方式进行，进行第一减薄的时间等可以依据实际经验选定。接着，在此基础上进行第二减薄，可以采用氧化减薄的工艺，也就是说，氧化所述第一减薄之后的所述转移衬底膜层的表面形成氧化层，再去除所述氧化层，进一步实现减薄，以精确定义减薄后剩余的所述转移衬底膜层的厚度。
在一示例中，优选在进行完上述示例中的氧气氛围下加热固化处理及去除所述表面氧化层105之后进行本示例中的所述第一减薄和所述第二减薄的工艺，得到所述减薄处理后结构106，如图20所示。在上述示例的氧化减薄完成后，即去除所述表面氧化层105之后，所述转移衬底膜层107(如顶层硅)的厚度减少，所述空腔结构203a上方转移衬底膜层能够承受的压力减小，此时如果采用CMP工艺对所述转移衬底膜层进一步减薄、抛光，容易造成顶层硅破损，因此，可以采用本示例中先用CMP进行粗减薄再用氧化减薄工艺继续二次氧化减薄，利于精确定义厚度。
作为示例，进行所述减薄处理之后还包括步骤：对所述减薄处理后的表面进行修复处理，以使所述减薄处理后的表面达到原子级平整，得到空腔上膜层107，如图21所示。在一示例中，所述修复处理包括对所述具有空腔结构的半导体衬底在氢气氛围下退火，退火温度介于800℃-1300℃之间，例如可以是1000℃。另外，图23显示为经过本实施例的上述步骤后得到的半导体衬底结构(SON衬底)，可以得到性能优异几乎无破损的空腔上膜层107。所述第二半导体衬底201作为底层硅这一层，所述图形化介质层203作为SON中的中间埋氧层这一层，所述空腔结构203a作为衬底空腔，所述空腔上膜层107作为顶层硅这一层。
为了进一步说明本发明的效果，参见图27-28所示，图27显示为当顶层硅剥离厚度(顶层硅厚度为1μm)小于等于空腔特征尺寸的1/8时，空腔上方顶层硅发生不同程度的破损；通过如图27实验可知，顶层硅厚度为1μm，在空腔特征尺寸为8μm时，顶层硅发生了破损。通过图27可知，顶层硅厚度应至少大于空腔特征尺寸的1/8，才能保证顶层硅的完整。当然，还可以进一步选择顶层硅的其他厚度值如2μm、3μm、5μm等，取得其他厚度时保证顶层硅的完整的范围。图28显示为采用本发明预设剥离层的形成方式形成的具有空腔结构的半导体衬底中空腔结构上方的顶层硅的受损情况，可见，采用本发明方案空腔结构上方的顶层硅基本没有破损。图29显示为采用本发明方案制备的含有大面积、高密度封闭空腔结构的SON衬底，图中顶层硅是半透明的，下方含有0.5μm*3μm空腔。采用本专利优化技术(通过特征尺寸设置初始剥离厚度)后，可以制备出含有大面积空腔，顶层硅100％无破损的SON衬底，可应用于高密度集成电路中。采用本发明的设计，可制备含有大面积、高密度封闭空腔结构的SON衬底，空腔面积占衬底总面积的比例超过12％，适用于制备集成电路。
实施例2：
本实施例2提供另外一种具有辅助支撑结构的半导体衬底的制备方法，该实施例2与实施例1的不同在于形成初始键合结构的过程不同，详见图2、3、10-16。本实施例2中：所述第一基底100包括第一半导体衬底101及形成在所述第一半导体衬底101上的所述图形化介质层103，如图10所示，所述预设剥离层101a形成在所述第一半导体衬底101中。
其中，所述图形化介质层103的形成工艺为：所述第一半导体衬底101上形成所述牺牲介质层102，再自形成有所述牺牲介质层的一侧进行所述离子注入形成所述预设剥离层101a，对所述牺牲介质层102进行图形化，得到所述图形化介质层103，所述图形化介质层103中具有所述空腔结构103a，参见图2、3及图10。
在一示例中，所述空腔结构103a延伸至所述图形化介质层103下方的材料层中，延伸至所述第一半导体衬底101中，如图11所示。当所述空腔结构103a需要延伸至所述第一半导体衬底101中时，所述预设距离d即所述延伸至所述第一半导体衬底101中的所述空腔结构103a的底部与所述预设剥离层101a之间的距离，在进行离子注入时依据实施例1中的方式设定，通过注入离子的能量等定义。在一示例中，进行键合得到初始键合结构后，所述第一基底100作为SON衬底的顶层硅，即所述空腔结构103a延伸在了顶层硅中。
另外，该实施例2中，所述第二基底200包括第二半导体衬底201，如图13所示，其中，所述第一基底100的所述图形化介质层103与所述第二基底200相键合。在一可选示例中，所述第二基底200还包括形成在所述第二半导体衬底201上的隔离层202，如图12所示，所述隔离层202与所述第一基底100的所述图形化介质层103相键合，且所述图形化介质层103中的所述空腔结构103a显露所述隔离层202，以利于器件空腔的隔离。
在本实施例2中，基于所述第一基底及所述第二基底键合得到的初始键合结构如图14-16的三种示例所示。其中，图14显示为键合初始结构中，第二基底200具有隔离层202；图15显示为键合初始结构中，第一基底100的图形化介质层103中的空腔结构103a延伸至第一半导体衬底101中，且第二基底200具有隔离层202；图16显示为键合初始结构中，第一基底100的图形化介质层103中的空腔结构103a延伸至第一半导体衬底101中，第二基底200不具有隔离层202。当然，还可以依据第一基底及第二基底的描述形成其他初始键合结构。
实施例3：
如图17、23所示，参见图1-16，本实施例3提供一种具有辅助支撑结构的半导体衬底结构，其中，所述具有空腔结构的半导体衬底优选采用本发明实施例1或实施例2提供的具有空腔结构的半导体衬底的制备方法制备得到，当然，也可以采用其他方法制备得到。本实施例中的所述具有空腔结构的半导体衬底中的各个结构层的特征可以参见实施例1及实施例2中的描述，在此不再赘述。
所述半导体衬底结构包括：第一基底100，包括空腔上膜层107，所述空腔上膜层107基于第一半导体衬底101剥离得到，进一步基于转移衬底膜层104减薄得到；以及第二基底200，与所述第一基底100相键合，所述第二基底200包括第二半导体衬底201；所述半导体衬底还包括具有空腔结构203a或103a的图形化介质层203或103，所述图形化介质层203或103形成于所述第二半导体衬底201与所述空腔上膜层107之间。其中，所述空腔结构203a或103a中具有支撑结构300，所述支撑结构300的顶部表面与所述图形化介质层203或103的上表面相平齐，所述支撑结构300位于所述空腔结构203a或103a内或者所述支撑结构300的至少一端与所述空腔结构203的侧壁相接触。
作为示例，所述转移衬底膜层104具有靠近所述空腔结构203a或103a的第一表面及与所述第一表面相对的第二表面，所述第二表面与所述空腔结构203a或103a之间的距离大于空腔特征尺寸的1/8，这里，所述转移衬底膜层104的靠近所述图形化介质层的表面即为所述空腔上膜层107靠近所述图形化介质层的表面，所述空腔上膜层107的上表面基于所述第二表面减薄得到。在另一示例中，所述第二表面与所述空腔结构203a或103a之间的距离小于2μm。其中，本实施例3中，所述第一基底100与所述第二基底200采用与实施例1和实施例2一致的描述，所述图形化介质层203或103相对于实施例1和实施例2分开描述，独立于第一基底100与第二基底200进行描述，这里本领域技术人员可以理解的。
作为示例，所述第二半导体衬底200与所述图形化介质层203或103之间还形成有隔离层202，所述空腔结构203a或103a显露所述隔离层202。
作为示例，所述空腔结构203a或103a贯穿所述图形化介质层203或103且所述空腔结构203a或103a延伸至所述第二半导体衬底201及所述转移衬底膜层107中的至少一者之中。
综上所述，本发明的具有辅助支撑结构的半导体衬底及其制备方法中，将空腔结构设计为具有支撑结构的空腔结构，即形成半包围式、全包围式环岛空腔，在剥离界面已经确定的情况下，可以在一定区域内，获得较大的空腔面积，含有半包围、全包围结构的环岛空腔，可以减少空腔的特征尺寸，避免顶层硅发生破损。在进行离子注入形成剥离界面时依据需要形成的空腔结构预制预设剥离层，预设剥离层与需要形成的空腔结构之间的预设距离大于所述空腔结构的空腔特征尺寸的1/8，从而可以保证空腔结构上方的材料层在制备得到具有空腔结构的半导体衬底的过程中不发生破损，提高器件良率及性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述制备方法包括步骤：
提供第一基底及第二基底；
对所述第一基底进行离子注入，以于所述第一基底中形成预设剥离层；
将所述第一基底进行所述离子注入的一侧及所述第二基底进行键合，得到初始键合结构，所述初始键合结构包括具有所述空腔结构的图形化介质层，且所述图形化介质层与所述预设剥离层之间具有间距，其中，所述空腔结构中还具有支撑结构，所述支撑结构的顶部表面与所述图形化介质层的上表面相平齐，所述支撑结构位于所述空腔结构内或者所述支撑结构的至少一端与所述空腔结构的侧壁相接触；以及
沿所述预设剥离层剥离所述第一基底，使所述第一基底的一部分转移到所述图形化介质层上，以在所述图形化介质层上形成转移衬底膜层，得到具有空腔结构的半导体衬底。
2.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述第一基底包括第一半导体衬底，所述预设剥离层形成在所述第一半导体衬底中，所述第二基底包括第二半导体衬底及形成在所述第二半导体衬底上的所述图形化介质层，其中，所述第一基底进行所述离子注入的一侧及所述第二基底的所述图形化介质层相键合。
3.根据权利要求2所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，进行所述离子注入之前还包括步骤：于所述第一半导体衬底表面形成牺牲介质层，自形成有所述牺牲介质层的一侧进行所述离子注入，且在完成所述离子注入之后去除所述牺牲介质层。
4.根据权利要求2所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述第二半导体衬底与所述图形化介质层之间还形成有隔离层，所述空腔结构显露所述隔离层。
5.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述第一基底包括第一半导体衬底及形成在所述第一半导体衬底上的所述图形化介质层，所述预设剥离层形成在所述第一半导体衬底中，所述第二基底包括第二半导体衬底，其中，所述第一基底的所述图形化介质层与所述第二基底相键合。
6.根据权利要求5所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，形成所述第一基底的步骤包括：提供所述第一半导体衬底；于所述第一半导体衬底上形成牺牲介质层；自形成有所述牺牲介质层的一侧对所述第一半导体衬底进行所述离子注入；图形化所述牺牲介质层，以得到具有所述空腔结构的所述图形化介质层。
7.根据权利要求5所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述第二基底还包括形成在所述第二半导体衬底上的隔离层，所述隔离层与所述第一基底的所述图形化介质层相键合，且所述图形化介质层中的所述空腔结构显露所述隔离层。
8.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，进行所述离子注入形成所述预设剥离层的步骤包括：对所述第一基底进行第一离子注入，以在所述第一基底中形成初始剥离层；在所述初始剥离层的位置进行第二离子注入，以形成所述预设剥离层，其中，所述第一离子注入的注入粒子包括含B杂质，所述第二离子注入的注入粒子包括H离子、He离子中的至少一种。
9.根据权利要求8所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述第一离子注入的注入剂量小于所述第二离子注入的注入剂量；其中，所述第一离子注入的注入剂量介于1e11～1e13/cm2之间，所述第二离子注入的注入剂量介于1e16～1e17/cm2之间。
10.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，沿所述预设剥离层剥离所述第一基底之后还包括步骤：对所述具有空腔结构的半导体衬底进行加固处理，所述加固处理包括对所述具有空腔结构的半导体衬底进行加热处理。
11.根据权利要求10所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述加热处理在预设氛围下进行，所述预设氛围包括氧气气氛，以在所述转移衬底膜层表面形成表面氧化层，并在完成所述加热处理后去除所述表面氧化层以减薄所述转移衬底膜层。
12.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述图形化介质层中的所述空腔结构还延伸至所述图形化介质层下方的材料层中。
13.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述预设剥离层与需要形成的空腔结构之间具有预设距离，所述预设距离依据所述空腔结构设定，其中，所述设定方式包括所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。
14.根据权利要求1所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，所述空腔特征尺寸的定义方式包括：定义所述空腔结构上方平行于所述空腔结构表面的二维平面；在所述二维平面内，所述空腔结构上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔结构的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔结构上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
15.根据权利要求14所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，形成所述支撑结构的方式包括：定义所述空腔结构上方平面内具有n个点，形成所述支撑结构前，对应每一点的最小空腔尺寸为d1至dn，自n个所述最小空腔尺寸中选取最大值D，获得空腔特征尺寸，其中，定义n个点中，有m个点的最小空腔尺寸等于所述空腔特征尺寸D，定义为第一最小空腔尺寸，其中，m小于n；形成所述支撑结构后，m个点对应的最小空腔尺寸为第二最小空腔尺寸，所述第二最小空腔尺寸小于形成所述支撑结构之前的所述第一最小空腔尺寸。
16.根据权利要求1-15中任意一项所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，得到具有空腔结构的半导体衬底后还包括步骤：对所述转移膜层结构进行减薄处理，所述减薄处理包括采用化学机械研磨进行第一减薄及采用氧化减薄进行第二减薄。
17.根据权利要求16所述的具有辅助支撑结构的半导体衬底的制备方法，其特征在于，进行所述减薄处理之后还包括步骤：对所述减薄处理后的表面进行修复处理，以使所述减薄处理后的表面达到原子级平整，所述修复处理的工艺包括对所述减薄处理后的所述具有空腔结构的半导体衬底在氢气氛围下退火，退火温度介于800℃-1300℃之间。
18.一种具有辅助支撑结构的半导体衬底结构，其特征在于，所述半导体衬底结构包括：
第一基底，包括空腔上膜层，所述空腔上膜层基于转移衬底膜层减薄得到；
第二基底，与所述第一基底相键合，所述第二基底包括第二半导体衬底；
具有空腔结构的图形化介质层，形成于所述第二半导体衬底与所述空腔上膜层之间，其中，所述空腔结构中还具有支撑结构，所述支撑结构的顶部表面与所述图形化介质层的上表面相平齐，所述支撑结构位于所述空腔结构内或者所述支撑结构的至少一端与所述空腔结构的侧壁相接触。
19.根据权利要求17所述的具有辅助支撑结构的半导体衬底，其特征在于，所述第二半导体衬底与所述图形化介质层之间还形成有隔离层，所述空腔结构显露所述隔离层。
20.根据权利要求17所述的具有辅助支撑结构的半导体衬底，其特征在于，所述转移衬底膜层具有靠近所述空腔结构的第一表面及与所述第一表面相对的第二表面，所述第二表面与所述空腔结构之间的距离大于所述空腔结构的空腔特征尺寸的1/8。
21.根据权利要求17-19中任意一项所述的具有辅助支撑结构的半导体衬底，其特征在于，所述空腔结构贯穿所述图形化介质层且所述空腔结构还延伸至所述第二半导体衬底及所述转移衬底膜层中的至少一者之中。
CN202010850620.XA 2020-08-21 2020-08-21 具有辅助支撑结构的半导体衬底及其制备方法 Pending CN111952241A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010850620.XA CN111952241A (zh) 2020-08-21 2020-08-21 具有辅助支撑结构的半导体衬底及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010850620.XA CN111952241A (zh) 2020-08-21 2020-08-21 具有辅助支撑结构的半导体衬底及其制备方法

Publications (1)

Publication Number Publication Date
CN111952241A true CN111952241A (zh) 2020-11-17

Family

ID=73360248

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010850620.XA Pending CN111952241A (zh) 2020-08-21 2020-08-21 具有辅助支撑结构的半导体衬底及其制备方法

Country Status (1)

Country Link
CN (1) CN111952241A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063341A1 (en) * 2000-11-28 2002-05-30 Masayuki Fukumi Semiconductor substrate and method for fabricating the same
US20050118783A1 (en) * 2003-11-27 2005-06-02 Chang-Woo Oh Methods of fabricating semiconductor-on-insulator (SOI) substrates and semiconductor devices using sacrificial layers and void spaces, and SOI substrates and devices fabricated thereby
CN1669148A (zh) * 2002-05-08 2005-09-14 日本电气株式会社 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
CN1692488A (zh) * 2002-10-22 2005-11-02 三菱住友硅晶株式会社 贴合绝缘体基外延硅基片及其制造方法与半导体装置
US9184094B1 (en) * 2012-01-26 2015-11-10 Skorpios Technologies, Inc. Method and system for forming a membrane over a cavity
US20160225716A1 (en) * 2013-03-12 2016-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for a Low-K Dielectric with Pillar-Type Air-Gaps
US20200235000A1 (en) * 2017-03-22 2020-07-23 The Hong Kong University Of Science And Technology Ic structure with air gaps and protective layer and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063341A1 (en) * 2000-11-28 2002-05-30 Masayuki Fukumi Semiconductor substrate and method for fabricating the same
CN1669148A (zh) * 2002-05-08 2005-09-14 日本电气株式会社 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
CN1692488A (zh) * 2002-10-22 2005-11-02 三菱住友硅晶株式会社 贴合绝缘体基外延硅基片及其制造方法与半导体装置
US20050118783A1 (en) * 2003-11-27 2005-06-02 Chang-Woo Oh Methods of fabricating semiconductor-on-insulator (SOI) substrates and semiconductor devices using sacrificial layers and void spaces, and SOI substrates and devices fabricated thereby
US9184094B1 (en) * 2012-01-26 2015-11-10 Skorpios Technologies, Inc. Method and system for forming a membrane over a cavity
US20160225716A1 (en) * 2013-03-12 2016-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for a Low-K Dielectric with Pillar-Type Air-Gaps
US20200235000A1 (en) * 2017-03-22 2020-07-23 The Hong Kong University Of Science And Technology Ic structure with air gaps and protective layer and method for manufacturing the same

Similar Documents

Publication Publication Date Title
CN111952239A (zh) 具有空腔结构的半导体衬底及其制备方法
US5953622A (en) Method for fabricating semiconductor wafers
US6812508B2 (en) Semiconductor substrate and method for fabricating the same
CN100407408C (zh) 混合晶向衬底上的高性能cmos soi器件
KR100232668B1 (ko) 반도체장치 및 그 제조방법
US20080280416A1 (en) Techniques for Layer Transfer Processing
US5436173A (en) Method for forming a semiconductor on insulator device
CN110634861B (zh) 基于智能剥离技术的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法
KR20110102872A (ko) 다중 깊이 ｓｔｉ 방법
KR20090006151A (ko) Ｓｏｉ 트랜지스터와 벌크 트랜지스터를 포함하여 구성된 반도체 디바이스 및 이것을 형성하는 방법
CN111952240A (zh) 具有纳米级空腔结构的soi衬底及其制备方法
CN111986996B (zh) 改善自热效应的soi器件及其制备方法
CN104576501B (zh) 一种半导体器件及其制造方法
US6645795B2 (en) Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
CN111952241A (zh) 具有辅助支撑结构的半导体衬底及其制备方法
US20230068995A1 (en) Three-dimensional memory and fabrication method thereof
US7285452B2 (en) Method to selectively form regions having differing properties and structure
CN111933569B (zh) 一种半导体器件及其形成方法
US7504314B2 (en) Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom
CN115425029A (zh) 半导体结构及其形成方法
CN108063112A (zh) 一种局部化soi区域制造方法
CN111952238A (zh) 具有空腔结构的soi衬底及其制备方法
CN100521216C (zh) 半导体器件及其制造方法
JP2004079645A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination