CN108063112A - 一种局部化soi区域制造方法 - Google Patents

一种局部化soi区域制造方法 Download PDF

Info

Publication number
CN108063112A
CN108063112A CN201711127717.2A CN201711127717A CN108063112A CN 108063112 A CN108063112 A CN 108063112A CN 201711127717 A CN201711127717 A CN 201711127717A CN 108063112 A CN108063112 A CN 108063112A
Authority
CN
China
Prior art keywords
silicon
layer
localization
germanium
soi regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711127717.2A
Other languages
English (en)
Other versions
CN108063112B (zh
Inventor
刘玮荪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201711127717.2A priority Critical patent/CN108063112B/zh
Publication of CN108063112A publication Critical patent/CN108063112A/zh
Application granted granted Critical
Publication of CN108063112B publication Critical patent/CN108063112B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明提出一种局部化SOI区域制造方法，包括下列步骤：在硅衬底上依次形成第一硅外延层、锗硅外延层、第二硅外延层和顶部硅外延层；对锗硅外延层进行H离子注入形成非晶锗硅层；在上述结构上沉积硬掩膜，进行硅刻蚀直至露出锗硅层，形成环形沟槽；在上述结构上沉积硬掩膜，进行硅刻蚀形成多个浅沟槽；在所述结构外侧刻蚀穿过锗硅层直至露出第一硅外延层后形成停止沟槽；在上述结构上沉积形成氧化硅层和氮化硅层；在上述结构上沉积硬掩膜，刻蚀去除环形沟槽内的氮化硅层直至露出锗硅层；通过环形沟槽刻蚀去除结构内部的所述锗硅层，所述刻蚀停止在所述停止沟槽处，之后进行局部化SOI区域制造的后续工艺。

Description

一种局部化SOI区域制造方法
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种局部化SOI区域制造方法。
背景技术
随着微电子技术发展，要使器件集成水平进一步提高，有两个途径，一是进一步缩小芯片的特征尺寸，按照摩尔定律所指引的方向继续走下去，但必须采用更精湛的微细加工技术，并受到器件物理极限的挑战；二是采用新型材料，以放宽对芯片特征尺寸进一步缩小的要求，提高器件性能。SOI(Silicon-On-Insulator，绝缘衬底上硅)技术就是第二种途径最代表性和竞争力的解决方案。
SOI技术是在顶层硅与衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，消除了体硅CMOS电路的寄生闩锁效应；采用这种材料制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优点。SOI结构有效地克服了体硅材料的不足。
目前广泛使用且较有发展前途的SOI的材料制备方法主要有注氧隔离的SIMOX(Seperation by Impolanted Oxygen)方法、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)方法、将键合与注入相结合的智能剥离Smart Cut SOI方法。
注氧隔离技术(Separation by Implanted Oxygen，SIMOX)的主要限制是成本高，大束流离子注入以及高温退火均给工艺带来高额的成本；由于BESOI技术消耗两块晶片而只生产一块SOI基片，效率较低；和以上这些方法相比，本项发明最大的特点就是工艺简单，成本低。
发明内容
本发明提出一种局部化SOI区域制造方法，通过腔体释放和接合在同一晶圆上形成局部SOI区域，而不需像传统方法那样使用双晶片结合和处理，降低了生产成本。
为了达到上诉目的，本发明提出一种局部化SOI区域制造方法，包括下列步骤：
在硅衬底上依次形成第一硅外延层、锗硅外延层、第二硅外延层和顶部硅外延层；
对所述锗硅外延层进行H离子注入形成非晶锗硅层；
在上述结构上沉积硬掩膜，进行硅刻蚀直至露出所述锗硅层，形成环形沟槽；
在上述结构上沉积硬掩膜，进行硅刻蚀形成多个浅沟槽；
在所述结构外侧刻蚀穿过所述锗硅层直至露出所述第一硅外延层后形成停止沟槽；
在上述结构上沉积形成氧化硅层和氮化硅层；
在上述结构上沉积硬掩膜，刻蚀去除所述环形沟槽内的氮化硅层直至露出所述锗硅层；
通过所述环形沟槽刻蚀去除结构内部的所述锗硅层，所述刻蚀停止在所述停止沟槽处，之后进行局部化SOI区域制造的后续工艺。
进一步的，所述第一硅外延层和第二硅外延层的厚度为1-5um。
进一步的，所述锗硅外延层的厚度为0.2-1um，锗离子浓度为10-50％。
进一步的，所述顶部硅外延层的厚度为10-15um。
进一步的，所述H离子注入能量为1-2MeV，注入深度为20～50um，注入剂量为1E16～1E17cm-2。
进一步的，所述多个浅沟槽底部距离所述锗硅层的距离为5-10um。
进一步的，所述氧化硅层的厚度为0.5-2um。
进一步的，所述氮化硅层的厚度为1-3um，其高拉应力大于100MPa。
本发明提出的局部化SOI区域制造方法，可用于300um宽的小晶粒尺寸或局部SOI区域，多晶硅/非优良晶粒区域的划线部分。本发明通过腔体释放和接合在同一晶圆上形成局部SOI区域，而不需像传统方法那样使用双晶片结合和处理，降低了生产成本。
附图说明
图1所示为本发明较佳实施例的局部化SOI区域制造方法流程图。
图2～图9所示为本发明较佳实施例的局部化SOI区域制造方法结构示意图。
图10～图18所示为本发明较佳实施例的局部化SOI区域制造方法后续工艺示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图1，图1所示为本发明较佳实施例的局部化SOI区域制造方法流程图。本发明提出一种局部化SOI区域制造方法，包括下列步骤：
步骤S100：在硅衬底上依次形成第一硅外延层、锗硅外延层、第二硅外延层和顶部硅外延层；
步骤S200：对所述锗硅外延层进行H离子注入形成非晶锗硅层；
步骤S300：在上述结构上沉积硬掩膜，进行硅刻蚀直至露出所述锗硅层，形成环形沟槽；
步骤S400：在上述结构上沉积硬掩膜，进行硅刻蚀形成多个浅沟槽；
步骤S500：在所述结构外侧刻蚀穿过所述锗硅层直至露出所述第一硅外延层后形成停止沟槽；
步骤S600：在上述结构上沉积形成氧化硅层和氮化硅层；
步骤S700：在上述结构上沉积硬掩膜，刻蚀去除所述环形沟槽内的氮化硅层直至露出所述锗硅层；
步骤S800：通过所述环形沟槽刻蚀去除结构内部的所述锗硅层，所述刻蚀停止在所述停止沟槽处，之后进行局部化SOI区域制造的后续工艺。
图2～图8所示为本发明较佳实施例的局部化SOI区域制造方法结构示意图。请参考图2，本发明首先在硅衬底100上依次形成第一硅外延层200、锗硅外延层300、第二硅外延层400和顶部硅外延层500，其中，所述第一硅外延层200和第二硅外延层400的厚度范围为1-5um。所述锗硅外延层300的厚度范围设定为0.2-1um，其中锗离子浓度为10-50％。所述顶部硅外延层500的厚度为10-15um。
请参考图3，接着对所述锗硅外延层300进行H离子注入形成非晶锗硅层300，其中，所述H离子注入能量为1-2MeV，注入深度为20～50um，其中注入深度根据顶部硅外延层500和第二硅外延层400的厚度来决定，H离子注入剂量为1E16～1E17cm-2。
再请参考图4，在上述结构上沉积硬掩膜600，进行硅刻蚀直至露出所述锗硅层300，形成环形沟槽310，接着参考图5，在上述结构上沉积硬掩膜600，进行硅刻蚀形成多个浅沟槽320，之后在所述结构外侧刻蚀穿过所述锗硅层300直至露出所述第一硅外延层200后形成停止沟槽330，所述多个浅沟槽320底部距离所述锗硅层300的距离为5-10um。
请参考图6，在上述结构上沉积形成氧化硅层700和氮化硅层800，其中，所述氧化硅层的厚度为0.5-2um，所述氮化硅层的厚度为1-3um，其高拉应力大于100MPa。再请参考图7，在上述结构上沉积硬掩膜600，刻蚀去除所述环形沟槽310内的氮化硅层800直至露出所述锗硅层300。请参考图8，最终形成如图8所示的平面结构，所述浅沟槽320和所述带缺口的环形沟槽310形成封闭环形，其外侧包围有停止沟槽330。
请参考图9，通过所述环形沟槽310对内部的锗硅层300进行刻蚀去除，硅选择性刻蚀采用80-100％浓度的HF/HNO3/CH3COOH溶液。H离子注入使得锗硅层形成非晶锗硅层，同时增加SiGe:Si的选择刻蚀比。
之后进行局部化SOI区域制造的后续工艺，再请参考图10～图11，其所示为SiN薄膜压力层使得硅面板打开的示意图。接着参考图12，对暴露出来的硅表面进行氧化热处理，并对氧化硅层表面进行水蒸气热处理，如图13所示。参考图14，接着在退火炉中对上述结构进行融合接合处理，并对氮化硅层进行湿法去除，之后对氧化硅层进行干法刻蚀和湿法去除工艺，如图15和图16所示。
接着参考图17，在上述结构上沉积多晶硅并生长硅外延层，最后进行CMP平坦化处理，参考图18所示，形成优良晶粒区域的宽度为100um～300um，两侧的非优良晶粒区域的宽度分别为5um～10um。
综上所述，本发明提出的局部化SOI区域制造方法，可用于300um宽的小晶粒尺寸或局部SOI区域，多晶硅/非优良晶粒区域的划线部分。本发明通过腔体释放和接合在同一晶圆上形成局部SOI区域，而不需像传统方法那样使用双晶片结合和处理，降低了生产成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (8)

1.一种局部化SOI区域制造方法，其特征在于，包括下列步骤：
在硅衬底上依次形成第一硅外延层、锗硅外延层、第二硅外延层和顶部硅外延层；
对所述锗硅外延层进行H离子注入形成非晶锗硅层；
在上述结构上沉积硬掩膜，进行硅刻蚀直至露出所述锗硅层，形成环形沟槽；
在上述结构上沉积硬掩膜，进行硅刻蚀形成多个浅沟槽；
在所述结构外侧刻蚀穿过所述锗硅层直至露出所述第一硅外延层后形成停止沟槽；
在上述结构上沉积形成氧化硅层和氮化硅层；
在上述结构上沉积硬掩膜，刻蚀去除所述环形沟槽内的氮化硅层直至露出所述锗硅层；
通过所述环形沟槽刻蚀去除结构内部的所述锗硅层，所述刻蚀停止在所述停止沟槽处，之后进行局部化SOI区域制造的后续工艺。
2.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述第一硅外延层和第二硅外延层的厚度为1-5um。
3.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述锗硅外延层的厚度为0.2-1um，锗离子浓度为10-50％。
4.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述顶部硅外延层的厚度为10-15um。
5.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述H离子注入能量为1-2MeV，注入深度为20～50um，注入剂量为1E16～1E17cm-2。
6.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述多个浅沟槽底部距离所述锗硅层的距离为5-10um。
7.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述氧化硅层的厚度为0.5-2um。
8.根据权利要求1所述的局部化SOI区域制造方法，其特征在于，所述氮化硅层的厚度为1-3um，其高拉应力大于100MPa。
CN201711127717.2A 2017-11-15 2017-11-15 一种局部化soi区域制造方法 Active CN108063112B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711127717.2A CN108063112B (zh) 2017-11-15 2017-11-15 一种局部化soi区域制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711127717.2A CN108063112B (zh) 2017-11-15 2017-11-15 一种局部化soi区域制造方法

Publications (2)

Publication Number Publication Date
CN108063112A true CN108063112A (zh) 2018-05-22
CN108063112B CN108063112B (zh) 2020-06-16

Family

ID=62134832

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711127717.2A Active CN108063112B (zh) 2017-11-15 2017-11-15 一种局部化soi区域制造方法

Country Status (1)

Country Link
CN (1) CN108063112B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111077607A (zh) * 2019-12-30 2020-04-28 中国科学院微电子研究所 硅基光波导器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040140520A1 (en) * 2003-01-20 2004-07-22 Kim Sung-Min Double gate MOS transistors and methods of manufacturing double gate MOS transistors
US20050029619A1 (en) * 2003-08-05 2005-02-10 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
CN1630025A (zh) * 2003-11-13 2005-06-22 国际商业机器公司 一种半导体器件和制作方法
US20070172976A1 (en) * 2006-01-20 2007-07-26 Aaron Partridge Wafer encapsulated microelectromechanical structure and method of manufacturing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040140520A1 (en) * 2003-01-20 2004-07-22 Kim Sung-Min Double gate MOS transistors and methods of manufacturing double gate MOS transistors
US20050029619A1 (en) * 2003-08-05 2005-02-10 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
CN1630025A (zh) * 2003-11-13 2005-06-22 国际商业机器公司 一种半导体器件和制作方法
US20070172976A1 (en) * 2006-01-20 2007-07-26 Aaron Partridge Wafer encapsulated microelectromechanical structure and method of manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111077607A (zh) * 2019-12-30 2020-04-28 中国科学院微电子研究所 硅基光波导器件的制造方法

Also Published As

Publication number Publication date
CN108063112B (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
JP3957038B2 (ja) 半導体基板及びその作製方法
US7288458B2 (en) SOI active layer with different surface orientation
US7018886B2 (en) Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6326283B1 (en) Trench-diffusion corner rounding in a shallow-trench (STI) process
CN110071166A (zh) 具有平坦表面的密封腔结构
CN110896055B (zh) 一种堆叠纳米线或片环栅cmos器件的制备方法
US20030013323A1 (en) Method of selective removal of SiGe alloys
JP2007521667A (ja) トライゲートトランジスタ及びその製造方法
JP2004103613A (ja) 半導体装置とその製造方法
JP2001196566A (ja) 半導体基板およびその製造方法
US4968628A (en) Method of fabricating back diffused bonded oxide substrates
US20030049893A1 (en) Method for isolating semiconductor devices
US6879000B2 (en) Isolation for SOI chip with multiple silicon film thicknesses
KR100345430B1 (ko) 집적 회로, 입/출력 디바이스, 이중 게이트 산화 방법 및 게이트 산화막 제조 방법
CN108091611B (zh) 半导体装置及其制造方法
JP4328708B2 (ja) Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造
CN108063112A (zh) 一种局部化soi区域制造方法
US6194253B1 (en) Method for fabrication of silicon on insulator substrates
CN103066007B (zh) 一种全隔离结构的制作方法
US9048286B2 (en) Substrate for integrated circuit and method for forming the same
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
US11810786B2 (en) Method for fabricating semiconductor device
TWI816852B (zh) 半導體結構的製造方法
CN110854201B (zh) 鳍式晶体管的制造方法
KR100713344B1 (ko) 반도체소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant