JP3957038B2 - 半導体基板及びその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、金属配線、受動素子、能動素子等と基板との間に生じる寄生容量の低減を図ることができる半導体基板及びその作製方法に関する。
【０００２】
【従来の技術】
近年、ディジタル携帯電話、ＰＨＳ等のディジタル・コードレスホンに代表される携帯情報端末をはじめとして、無線通信を利用したモバイル・マルチメディア機器の市場の拡大が進んでおり、メーカー、大学等の各研究機関において、これらのモバイル・マルチメディア機器に使用される高周波デバイスの高周波特性を向上させることに関する研究が盛んに行われている。高周波デバイスの高周波特性の向上を図る場合、金属配線等の配線等、あるいは、受動素子、能動素子等の各素子とシリコン基板に代表される半導体基板との間に生じる寄生容量をいかに小さくするかが解決すべき課題の一つになっている。
【０００３】
このような課題を解決するため、各素子等と半導体基板との間に生じる寄生容量を低減する方法が、例えば、特開平０３−１９６６４４号公報（以下、文献１という）、及び、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．４５，ＮＯ．５，ＭＡＹ １９９８，ｐｐ．１０３９−１０４５（以下、文献２という）に開示されている。
【０００４】
まず、文献１に記載された方法について説明する。
【０００５】
図４（ａ）〜（ｄ）は、文献１に記載の寄生容量を低減するのに適したデバイスの製造方法を、その工程毎に説明する断面図である。
【０００６】
（１）まず、図４（ａ）に示すように、回路素子が設けられた半絶縁半導体基板１の上面の所定の位置にボンディングパッド２を設けて、半絶縁半導体基板１の下面を研磨し、半絶縁半導体基板１を１５０μｍ程度の厚さとする。
【０００７】
（２）次に、図４（ｂ）に示すように、半絶縁半導体基板１の上面及び下面の全面を覆うように、厚さ２〜５μｍのフォトレジスト７及び８を塗布し、その後、半絶縁半導体基板１の下面におけるボンディングパッド３に対向する位置に開口部８ａを形成する。
【０００８】
（３）次に、図４（ｃ）に示すように、フォトレジスト７及び８をマスクとして、硫酸：過酸化水素：水＝１〜４：１：１の割合のエッチャントを用いた等方性ウェットエッチングにより、半絶縁半導体基板１の下面側に空洞３を形成する。
【０００９】
（４）次に、フォトレジスト７及び８を除去した後、図４（ｄ）に示すように、空洞３の内面に窒化シリコン膜６を堆積して、セラミックパッケージ４のメタライズ層５にマウントする。
【００１０】
上記（１）〜（４）の工程により作製された半導体集積回路には、ボンディングパッド２に対向して半絶縁半導体基板１の下部内に空洞３が形成されており、この空洞３によって、半絶縁半導体基板１とボンディングパッド２との間に発生する寄生容量が低減される。
【００１１】
次に、文献２に記載された方法について説明する。この文献２には、高周波デバイスにおける受動素子であるインダクタ（Ｉｎｄｕｃｔｏｒ）の高周波特性（Ｑ ｆａｃｔｏｒ）を向上させるために、基板とインダクタとの間に生じる寄生容量を低減する方法が記載されている。
【００１２】
図５（ａ）〜（ｅ）は、文献２に記載されている各素子等とシリコン基板との間の寄生容量を低減することができる半導体装置の製造方法をその工程毎に説明する断面図である。
【００１３】
（１）まず、図５（ａ）に示すように、厚さ３００ｎｍのＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｏｎ）基板１０の上に７０ｎｍの厚さの絶縁層１１を積層して、ＬＯＣＯＳ（局所酸化プロセス：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、素子分離酸化膜１２を形成した後に、２つのゲート酸化膜１３を素子分離酸化膜１２を挟んで形成するとともに、各ゲート酸化膜１３上にゲート電極１４をそれぞれ形成する。
【００１４】
（２）次に、図５（ｂ）に示すように、各ゲート電極１４と各ゲート電極１４をそれぞれ挟んだソース及びドレイン領域の上に、選択的ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、タングステン（Ｗ）膜１５をそれぞれ成長させる。
【００１５】
（３）次に、図５（ｃ）に示すように、ソース及びドレイン領域上のタングステン膜１５に、タングステンによって配線を形成するとともに、パッシベーション処理及びメタル配線の形成によって、最上層にアルミニウム（Ａｌ）配線１６を有する３層のメタル配線を形成し、回路素子を形成する。
【００１６】
（４）次に、図５（ｄ）に示すように、インダクタを形成するアルミニウム配線１６が設けられたパッシベーション膜を最上面から、ＳＯＩ基板の下側のシリコン基板１０の表面まで貫通する開口溝１７を異方性エッチングによって形成する。
【００１７】
（５）次に、図５（ｅ）に示すように、開口溝１７を介して、フッ化硫黄（ＳＦ6）を用いた等方性エッチングによって、埋め込み酸化膜に１００μｍ程度の深さの空洞１８を開口溝１７に近接して配置された一方の素子の下方に達するように形成する。
【００１８】
以上の（１）〜（５）の工程により、シリコン基板とインダクタとの間に生じる寄生容量が空洞１８によって低減され、インダクタの高周波特性の向上が図れる。
【００１９】
【発明が解決しようとする課題】
上記２つの文献に記載された方法は、いずれも配線、素子等の下方のシリコン基板の部分に、低誘電率層である空洞領域を形成することによって、配線及び素子と基板との間に生じる寄生容量の低減を図っている。
【００２０】
しかしながら、いずれの方法でも、シリコン基板の上に回路素子等を形成してＬＳＩ等の作製が完了した後に、シリコン基板内に空洞を形成しなければならず、工程数が増加し、また、この空洞を形成する際に、基板上に形成された回路素子に損傷を与えるおそれがある。
【００２１】
また、文献２の方法については、回路素子の最上側からシリコン基板のシリコン層を貫通する開口溝を形成するための領域が設けられていることが必要であり、そのために、多層配線の構造が複雑になり、回路素子が密集する場合には、開口溝を形成することが困難になるという問題がある。
【００２２】
本発明は、上記問題を解決するためになされたものであり、素子が設けられた場合の寄生容量を確実に低減できる半導体基板及びこのような半導体基板の作製方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するするために、本発明の半導体基板は、表面にメッシュ状の凸部がウエハ周辺まで均等に形成されたウエハ形状の第１シリコン基板の該表面と、表面に絶縁膜が形成された第２シリコン基板の該表面とが貼り合わされて、内部に空洞領域が形成されていることを特徴とするものである。
【００２４】
前記第１シリコン基板の前記表面における前記凸部間の凹部の底面が平坦になっていてもよい。
【００２５】
本発明の半導体基板の作製方法は、表面に第１の絶縁膜が形成されたウエハ形状の第１のシリコン基板に、ウエハ周辺まで均等にメッシュ状に配置されるように多数の所定形状の開口部分がパターニングされたレジストを設ける工程と、前記レジストをマスクとして、前記第１の絶縁膜に対して等方性または異方性エッチングを行った後、さらに、該レジストパターンをマスクとして、前記第１のシリコン基板に対して、異方性エッチングを行い、前記第１のシリコン基板の表面に、ウエハ周辺まで均等にメッシュ状に配置された凸部を形成する工程と、前記レジストと前記第１の絶縁膜とを除去した後、前記第１のシリコン基板の表面と、第２の絶縁膜を表面に形成した第２のシリコン基板の該表面と貼り合わせる工程と、その後、前記第２のシリコン基板を裏面側から薄膜化する工程と、を含むことを特徴とするものである。
【００２６】
前記第１のシリコン基板の異方性エッチングは、ＫＯＨを用いて行ってもよい。
【００２８】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１に係る半導体基板及びその作製方法について、詳細に説明する。
【００２９】
図１（ａ）〜（ｅ）は、それぞれ本発明に係る半導体基板の作製方法を経時的に説明する断面図である。
【００３０】
（１）本発明の半導体基板の作製方法では、図１（ａ）に示すように、第１のシリコン基板を準備し、この第１シリコン基板１の上面に、２０ｎｍ程度の厚さの第１シリコン酸化膜２を形成する。
【００３１】
（２）次いで、フォトリソグラフィー技術を用いることにより、第１シリコン酸化膜２の上に、図１（ｂ）に示すように、多数の正方形状部分が均等に配置されるように開口部分がパターニングされたレジスト３を形成した後、このレジスト３をマスクとして、第１シリコン酸化膜２におけるレジスト３の開口部分に対向した領域を異方性または等方性エッチングによって除去し、その後に連続して、このレジスト３をそのままマスクとして、ドライエッチングにより第１シリコン基板１におけるレジスト３の開口部分に対向した領域を、１５００ｎｍ程度の深さに、水平な底面が得られるようにエッチングする。
【００３２】
（３）次に、図１（ｃ）に示すように、レジスト３及び第１シリコン酸化膜２を除去する。これにより、図２に示すように、平坦な凹部１ａ内に、多数の凸部１ｂがウエハ周辺まで均等にメッシュ状に配置された第１シリコン基板１が得られる。
【００３３】
（４）次に、図１（ｄ）に示すように、酸化膜５が表面に設けられた第２シリコン基板４を準備し、第１シリコン基板１の多数の凸部１ｂが形成された表面と酸化膜５を表面上に形成した第２シリコン基板４の酸化膜５とを、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によって貼り合わせる。ＥＬＴＲＡＮ法は、エピタキシャル成長により表面に薄膜Ｓｉ層を形成した第１シリコン基板と第２シリコン基板とを貼り合わせ、この貼り合わせの後、貼り合わせ強度を確保するために、熱処理及び薄膜Ｓｉ層を研磨する。
【００３４】
この第１シリコン基板１と第２シリコン基板４との貼り合わせは、上記方法のほか、第１シリコン基板と、第２シリコン酸化膜を成長させた第２シリコン基板に水素イオン注入を行い、熱処理することにより両基板を貼り合わせる、水素注入領域の脆性破壊を利用した貼り合わせるＵＮＩＢＯＮＤ法等の基板貼り合わせ方法を採用してもよい。
【００３５】
（５）次に、図１（ｅ）に示すように、第２シリコン基板４を、第１シリコン基板１に貼り合わされた表面とは反対側の裏面側から研磨して薄膜化し、所望の厚さの半導体基板（ＳＯＩ基板）とする。
【００３６】
以上の（１）〜（５）の工程によって作製される半導体基板は、第１シリコン基板１内に予め、空洞領域が形成されているため、半導体基板上に回路素子等を形成した後に、半導体基板に空洞を形成する必要がないので、回路素子形成後に、半導体基板内に空洞を形成する必要がなく、回路形成後に半導体基板に空洞を形成することによる回路素子の損傷の発生を防止することができる。
【００３７】
また、この半導体基板は、前述の文献２のように、回路素子表面からシリコン基板を貫通する開口溝を形成する必要がないので、複雑な構造を有する高周波デバイスの作製に適している。
【００３８】
また、第１シリコン基板１に、均一なメッシュ形状の凸部１ｂを形成することにより、回路素子を形成する際の熱処理によって、第１シリコン基板１に設けられた空洞領域が過度に熱膨張して、熱膨張による熱ストレスが半導体基板内に発生しても、この熱ストレスが半導体基板内に均一に作用するため、半導体基板の割れ等の不具合の発生を防止することができる。
【００３９】
なお、第１シリコン基板１における各凸部１ｂの大きさについては、できるだけ小さくすることが好ましいが、第１シリコン基板１と第２シリコン基板４との貼り合わせ工程において、十分な貼り合せ強度を有する程度の大きさに形成する必要がある。
【００４０】
（実施の形態２）
次に、本発明の実施の形態２に係る半導体基板及びその作製方法について、詳細に説明する。
【００４１】
図３（ａ）〜（ｅ）は、それぞれ本発明に係る半導体基板の作製方法を経時的に説明する断面図である。
【００４２】
（１）本発明の半導体基板の作製方法では、図３（ａ）に示すように、第１シリコン基板１を準備し、この第１シリコン基板１の上面に、２０ｎｍ程度の厚さの第１シリコン酸化膜２を形成する。
【００４３】
（２）次いで、フォトリソグラフィー技術を用いることにより、第１シリコン酸化膜２の上に、図３（ｂ）に示すように、多数の正方形状部分が均等に配置されるように開口部分がパターニングされたレジスト３を形成した後、このレジスト３をマスクとして、第１シリコン酸化膜２におけるレジスト３の開口部分に対向した領域を異方性または等方性エッチングによって除去し、その後に連続して、このレジスト３をそのままマスクとして、ＫＯＨ等の異方性エッチャントを用いて、第１シリコン基板１を１５００ｎｍ程度の深さに、深くなるにつれて順次開口面積が小さくなるようにエッチングする。
【００４４】
（３）次に、図３（ｃ）に示すように、レジスト３及び第１シリコン酸化膜２を除去する。これにより、図２に示すように、凹部１ａ内に、多数の凸部１ｂがウエハ周辺まで均等にメッシュ状に配置された第１シリコン基板１が得られる。
【００４５】
（４）次に、図３（ｄ）に示すように、酸化膜５が表面に設けられた第２シリコン基板４を準備し、第１シリコン基板１の多数の凸部が形成された表面と酸化膜５を表面上に形成した第２シリコン基板４の酸化膜５とを、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によって貼り合わせる。ＥＬＴＲＡＮ法では、エピタキシャル成長により表面に薄膜Ｓｉ層を形成した第１シリコン基板と第２シリコン基板とを貼り合わせ、この貼り合わせの後、貼り合わせ強度を確保するために、熱処理及び薄膜Ｓｉ層を研磨する。
【００４６】
この第１シリコン基板１と第２シリコン基板５との貼り合わせは、上記方法のほか、第１シリコン基板と、第２シリコン酸化膜を成長させた第２シリコン基板に水素イオン注入を行い、熱処理することにより両基板を貼り合わせる、水素注入領域の脆性破壊を利用した貼り合わせるＵＮＩＢＯＮＤ法等の基板貼り合わせ方法を採用してもよい。
【００４７】
（５）次に、図３（ｅ）に示すように、第２シリコン基板５を、第１シリコン基板１に貼り合わされた表面とは反対側の裏面側から研磨して薄膜化し、所望の厚さの半導体基板（ＳＯＩ膜）とする。
【００４８】
以上の（１）〜（５）の工程によって作製される半導体基板は、第１シリコン基板１内に予め、空洞領域が形成されているため、半導体基板上に回路素子等を形成した後に、半導体基板に空洞を形成する必要がないので、回路素子形成後に、半導体基板内に空洞を形成する必要がなく、回路形成後に半導体基板に空洞を形成することによる回路素子の損傷を防止することができる。
【００４９】
また、この半導体基板は、前述の文献２のように、回路素子表面からシリコン基板を貫通する開口溝を形成する必要がないので、複雑な構造を有する高周波デバイスの作製に適している。
【００５０】
また、第１シリコン基板１に、均一なメッシュ形状の凸部１ａを形成することにより、回路素子を形成する際の熱処理によって、第１シリコン基板１に設けられた空洞領域が過度に熱膨張して、熱膨張による熱ストレスが半導体基板内に発生しても、この熱ストレスが半導体基板内に均一に作用するため、半導体基板の割れ等の不具合の発生を防止することができる
【００５１】
【発明の効果】
以上説明したように、本発明の作製方法によって作製される半導体基板によれば、半導体基板の内部に予め空洞領域が形成されているので、金属配線・受動素子・能動素子等の回路素子を設けると、その空洞領域が低誘導率層になり、高周波デバイス等の高周波特性の劣化をもたらす要因の１つとなる、素子等と基板との間に生じる寄生容量が低減される。このため、本発明の半導体基板は、高周波特性に優れており、高周波デバイス等に適している。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、それぞれ本発明の実施の形態１に係る半導体基板の作製方法を工程毎に説明する断面図である。
【図２】本発明の実施の形態１に係る半導体基板の作製に使用される第１シリコン基板の平面図である。
【図３】（ａ）〜（ｅ）は、それぞれ本発明の実施の形態２に係る半導体基板（シリコン基板）の作製方法を工程毎に説明する断面図である。
【図４】文献１による半導体基板の作製方法を工程毎に説明する断面図である。
【図５】文献２による半導体基板の作製方法を工程毎に説明する断面図である。
【符号の説明】
１ 第１シリコン基板
２ 第１シリコン酸化膜
３ レジスト
４ シリコン酸化膜
５ 第２シリコン基板
６ 第２シリコン酸化膜
【発明の属する技術分野】
本発明は、金属配線、受動素子、能動素子等と基板との間に生じる寄生容量の低減を図ることができる半導体基板及びその作製方法に関する。
【０００２】
【従来の技術】
近年、ディジタル携帯電話、ＰＨＳ等のディジタル・コードレスホンに代表される携帯情報端末をはじめとして、無線通信を利用したモバイル・マルチメディア機器の市場の拡大が進んでおり、メーカー、大学等の各研究機関において、これらのモバイル・マルチメディア機器に使用される高周波デバイスの高周波特性を向上させることに関する研究が盛んに行われている。高周波デバイスの高周波特性の向上を図る場合、金属配線等の配線等、あるいは、受動素子、能動素子等の各素子とシリコン基板に代表される半導体基板との間に生じる寄生容量をいかに小さくするかが解決すべき課題の一つになっている。
【０００３】
このような課題を解決するため、各素子等と半導体基板との間に生じる寄生容量を低減する方法が、例えば、特開平０３−１９６６４４号公報（以下、文献１という）、及び、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．４５，ＮＯ．５，ＭＡＹ １９９８，ｐｐ．１０３９−１０４５（以下、文献２という）に開示されている。
【０００４】
まず、文献１に記載された方法について説明する。
【０００５】
図４（ａ）〜（ｄ）は、文献１に記載の寄生容量を低減するのに適したデバイスの製造方法を、その工程毎に説明する断面図である。
【０００６】
（１）まず、図４（ａ）に示すように、回路素子が設けられた半絶縁半導体基板１の上面の所定の位置にボンディングパッド２を設けて、半絶縁半導体基板１の下面を研磨し、半絶縁半導体基板１を１５０μｍ程度の厚さとする。
【０００７】
（２）次に、図４（ｂ）に示すように、半絶縁半導体基板１の上面及び下面の全面を覆うように、厚さ２〜５μｍのフォトレジスト７及び８を塗布し、その後、半絶縁半導体基板１の下面におけるボンディングパッド３に対向する位置に開口部８ａを形成する。
【０００８】
（３）次に、図４（ｃ）に示すように、フォトレジスト７及び８をマスクとして、硫酸：過酸化水素：水＝１〜４：１：１の割合のエッチャントを用いた等方性ウェットエッチングにより、半絶縁半導体基板１の下面側に空洞３を形成する。
【０００９】
（４）次に、フォトレジスト７及び８を除去した後、図４（ｄ）に示すように、空洞３の内面に窒化シリコン膜６を堆積して、セラミックパッケージ４のメタライズ層５にマウントする。
【００１０】
上記（１）〜（４）の工程により作製された半導体集積回路には、ボンディングパッド２に対向して半絶縁半導体基板１の下部内に空洞３が形成されており、この空洞３によって、半絶縁半導体基板１とボンディングパッド２との間に発生する寄生容量が低減される。
【００１１】
次に、文献２に記載された方法について説明する。この文献２には、高周波デバイスにおける受動素子であるインダクタ（Ｉｎｄｕｃｔｏｒ）の高周波特性（Ｑ ｆａｃｔｏｒ）を向上させるために、基板とインダクタとの間に生じる寄生容量を低減する方法が記載されている。
【００１２】
図５（ａ）〜（ｅ）は、文献２に記載されている各素子等とシリコン基板との間の寄生容量を低減することができる半導体装置の製造方法をその工程毎に説明する断面図である。
【００１３】
（１）まず、図５（ａ）に示すように、厚さ３００ｎｍのＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｏｎ）基板１０の上に７０ｎｍの厚さの絶縁層１１を積層して、ＬＯＣＯＳ（局所酸化プロセス：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、素子分離酸化膜１２を形成した後に、２つのゲート酸化膜１３を素子分離酸化膜１２を挟んで形成するとともに、各ゲート酸化膜１３上にゲート電極１４をそれぞれ形成する。
【００１４】
（２）次に、図５（ｂ）に示すように、各ゲート電極１４と各ゲート電極１４をそれぞれ挟んだソース及びドレイン領域の上に、選択的ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、タングステン（Ｗ）膜１５をそれぞれ成長させる。
【００１５】
（３）次に、図５（ｃ）に示すように、ソース及びドレイン領域上のタングステン膜１５に、タングステンによって配線を形成するとともに、パッシベーション処理及びメタル配線の形成によって、最上層にアルミニウム（Ａｌ）配線１６を有する３層のメタル配線を形成し、回路素子を形成する。
【００１６】
（４）次に、図５（ｄ）に示すように、インダクタを形成するアルミニウム配線１６が設けられたパッシベーション膜を最上面から、ＳＯＩ基板の下側のシリコン基板１０の表面まで貫通する開口溝１７を異方性エッチングによって形成する。
【００１７】
（５）次に、図５（ｅ）に示すように、開口溝１７を介して、フッ化硫黄（ＳＦ6）を用いた等方性エッチングによって、埋め込み酸化膜に１００μｍ程度の深さの空洞１８を開口溝１７に近接して配置された一方の素子の下方に達するように形成する。
【００１８】
以上の（１）〜（５）の工程により、シリコン基板とインダクタとの間に生じる寄生容量が空洞１８によって低減され、インダクタの高周波特性の向上が図れる。
【００１９】
【発明が解決しようとする課題】
上記２つの文献に記載された方法は、いずれも配線、素子等の下方のシリコン基板の部分に、低誘電率層である空洞領域を形成することによって、配線及び素子と基板との間に生じる寄生容量の低減を図っている。
【００２０】
しかしながら、いずれの方法でも、シリコン基板の上に回路素子等を形成してＬＳＩ等の作製が完了した後に、シリコン基板内に空洞を形成しなければならず、工程数が増加し、また、この空洞を形成する際に、基板上に形成された回路素子に損傷を与えるおそれがある。
【００２１】
また、文献２の方法については、回路素子の最上側からシリコン基板のシリコン層を貫通する開口溝を形成するための領域が設けられていることが必要であり、そのために、多層配線の構造が複雑になり、回路素子が密集する場合には、開口溝を形成することが困難になるという問題がある。
【００２２】
本発明は、上記問題を解決するためになされたものであり、素子が設けられた場合の寄生容量を確実に低減できる半導体基板及びこのような半導体基板の作製方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するするために、本発明の半導体基板は、表面にメッシュ状の凸部がウエハ周辺まで均等に形成されたウエハ形状の第１シリコン基板の該表面と、表面に絶縁膜が形成された第２シリコン基板の該表面とが貼り合わされて、内部に空洞領域が形成されていることを特徴とするものである。
【００２４】
前記第１シリコン基板の前記表面における前記凸部間の凹部の底面が平坦になっていてもよい。
【００２５】
本発明の半導体基板の作製方法は、表面に第１の絶縁膜が形成されたウエハ形状の第１のシリコン基板に、ウエハ周辺まで均等にメッシュ状に配置されるように多数の所定形状の開口部分がパターニングされたレジストを設ける工程と、前記レジストをマスクとして、前記第１の絶縁膜に対して等方性または異方性エッチングを行った後、さらに、該レジストパターンをマスクとして、前記第１のシリコン基板に対して、異方性エッチングを行い、前記第１のシリコン基板の表面に、ウエハ周辺まで均等にメッシュ状に配置された凸部を形成する工程と、前記レジストと前記第１の絶縁膜とを除去した後、前記第１のシリコン基板の表面と、第２の絶縁膜を表面に形成した第２のシリコン基板の該表面と貼り合わせる工程と、その後、前記第２のシリコン基板を裏面側から薄膜化する工程と、を含むことを特徴とするものである。
【００２６】
前記第１のシリコン基板の異方性エッチングは、ＫＯＨを用いて行ってもよい。
【００２８】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１に係る半導体基板及びその作製方法について、詳細に説明する。
【００２９】
図１（ａ）〜（ｅ）は、それぞれ本発明に係る半導体基板の作製方法を経時的に説明する断面図である。
【００３０】
（１）本発明の半導体基板の作製方法では、図１（ａ）に示すように、第１のシリコン基板を準備し、この第１シリコン基板１の上面に、２０ｎｍ程度の厚さの第１シリコン酸化膜２を形成する。
【００３１】
（２）次いで、フォトリソグラフィー技術を用いることにより、第１シリコン酸化膜２の上に、図１（ｂ）に示すように、多数の正方形状部分が均等に配置されるように開口部分がパターニングされたレジスト３を形成した後、このレジスト３をマスクとして、第１シリコン酸化膜２におけるレジスト３の開口部分に対向した領域を異方性または等方性エッチングによって除去し、その後に連続して、このレジスト３をそのままマスクとして、ドライエッチングにより第１シリコン基板１におけるレジスト３の開口部分に対向した領域を、１５００ｎｍ程度の深さに、水平な底面が得られるようにエッチングする。
【００３２】
（３）次に、図１（ｃ）に示すように、レジスト３及び第１シリコン酸化膜２を除去する。これにより、図２に示すように、平坦な凹部１ａ内に、多数の凸部１ｂがウエハ周辺まで均等にメッシュ状に配置された第１シリコン基板１が得られる。
【００３３】
（４）次に、図１（ｄ）に示すように、酸化膜５が表面に設けられた第２シリコン基板４を準備し、第１シリコン基板１の多数の凸部１ｂが形成された表面と酸化膜５を表面上に形成した第２シリコン基板４の酸化膜５とを、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によって貼り合わせる。ＥＬＴＲＡＮ法は、エピタキシャル成長により表面に薄膜Ｓｉ層を形成した第１シリコン基板と第２シリコン基板とを貼り合わせ、この貼り合わせの後、貼り合わせ強度を確保するために、熱処理及び薄膜Ｓｉ層を研磨する。
【００３４】
この第１シリコン基板１と第２シリコン基板４との貼り合わせは、上記方法のほか、第１シリコン基板と、第２シリコン酸化膜を成長させた第２シリコン基板に水素イオン注入を行い、熱処理することにより両基板を貼り合わせる、水素注入領域の脆性破壊を利用した貼り合わせるＵＮＩＢＯＮＤ法等の基板貼り合わせ方法を採用してもよい。
【００３５】
（５）次に、図１（ｅ）に示すように、第２シリコン基板４を、第１シリコン基板１に貼り合わされた表面とは反対側の裏面側から研磨して薄膜化し、所望の厚さの半導体基板（ＳＯＩ基板）とする。
【００３６】
以上の（１）〜（５）の工程によって作製される半導体基板は、第１シリコン基板１内に予め、空洞領域が形成されているため、半導体基板上に回路素子等を形成した後に、半導体基板に空洞を形成する必要がないので、回路素子形成後に、半導体基板内に空洞を形成する必要がなく、回路形成後に半導体基板に空洞を形成することによる回路素子の損傷の発生を防止することができる。
【００３７】
また、この半導体基板は、前述の文献２のように、回路素子表面からシリコン基板を貫通する開口溝を形成する必要がないので、複雑な構造を有する高周波デバイスの作製に適している。
【００３８】
また、第１シリコン基板１に、均一なメッシュ形状の凸部１ｂを形成することにより、回路素子を形成する際の熱処理によって、第１シリコン基板１に設けられた空洞領域が過度に熱膨張して、熱膨張による熱ストレスが半導体基板内に発生しても、この熱ストレスが半導体基板内に均一に作用するため、半導体基板の割れ等の不具合の発生を防止することができる。
【００３９】
なお、第１シリコン基板１における各凸部１ｂの大きさについては、できるだけ小さくすることが好ましいが、第１シリコン基板１と第２シリコン基板４との貼り合わせ工程において、十分な貼り合せ強度を有する程度の大きさに形成する必要がある。
【００４０】
（実施の形態２）
次に、本発明の実施の形態２に係る半導体基板及びその作製方法について、詳細に説明する。
【００４１】
図３（ａ）〜（ｅ）は、それぞれ本発明に係る半導体基板の作製方法を経時的に説明する断面図である。
【００４２】
（１）本発明の半導体基板の作製方法では、図３（ａ）に示すように、第１シリコン基板１を準備し、この第１シリコン基板１の上面に、２０ｎｍ程度の厚さの第１シリコン酸化膜２を形成する。
【００４３】
（２）次いで、フォトリソグラフィー技術を用いることにより、第１シリコン酸化膜２の上に、図３（ｂ）に示すように、多数の正方形状部分が均等に配置されるように開口部分がパターニングされたレジスト３を形成した後、このレジスト３をマスクとして、第１シリコン酸化膜２におけるレジスト３の開口部分に対向した領域を異方性または等方性エッチングによって除去し、その後に連続して、このレジスト３をそのままマスクとして、ＫＯＨ等の異方性エッチャントを用いて、第１シリコン基板１を１５００ｎｍ程度の深さに、深くなるにつれて順次開口面積が小さくなるようにエッチングする。
【００４４】
（３）次に、図３（ｃ）に示すように、レジスト３及び第１シリコン酸化膜２を除去する。これにより、図２に示すように、凹部１ａ内に、多数の凸部１ｂがウエハ周辺まで均等にメッシュ状に配置された第１シリコン基板１が得られる。
【００４５】
（４）次に、図３（ｄ）に示すように、酸化膜５が表面に設けられた第２シリコン基板４を準備し、第１シリコン基板１の多数の凸部が形成された表面と酸化膜５を表面上に形成した第２シリコン基板４の酸化膜５とを、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によって貼り合わせる。ＥＬＴＲＡＮ法では、エピタキシャル成長により表面に薄膜Ｓｉ層を形成した第１シリコン基板と第２シリコン基板とを貼り合わせ、この貼り合わせの後、貼り合わせ強度を確保するために、熱処理及び薄膜Ｓｉ層を研磨する。
【００４６】
この第１シリコン基板１と第２シリコン基板５との貼り合わせは、上記方法のほか、第１シリコン基板と、第２シリコン酸化膜を成長させた第２シリコン基板に水素イオン注入を行い、熱処理することにより両基板を貼り合わせる、水素注入領域の脆性破壊を利用した貼り合わせるＵＮＩＢＯＮＤ法等の基板貼り合わせ方法を採用してもよい。
【００４７】
（５）次に、図３（ｅ）に示すように、第２シリコン基板５を、第１シリコン基板１に貼り合わされた表面とは反対側の裏面側から研磨して薄膜化し、所望の厚さの半導体基板（ＳＯＩ膜）とする。
【００４８】
以上の（１）〜（５）の工程によって作製される半導体基板は、第１シリコン基板１内に予め、空洞領域が形成されているため、半導体基板上に回路素子等を形成した後に、半導体基板に空洞を形成する必要がないので、回路素子形成後に、半導体基板内に空洞を形成する必要がなく、回路形成後に半導体基板に空洞を形成することによる回路素子の損傷を防止することができる。
【００４９】
また、この半導体基板は、前述の文献２のように、回路素子表面からシリコン基板を貫通する開口溝を形成する必要がないので、複雑な構造を有する高周波デバイスの作製に適している。
【００５０】
また、第１シリコン基板１に、均一なメッシュ形状の凸部１ａを形成することにより、回路素子を形成する際の熱処理によって、第１シリコン基板１に設けられた空洞領域が過度に熱膨張して、熱膨張による熱ストレスが半導体基板内に発生しても、この熱ストレスが半導体基板内に均一に作用するため、半導体基板の割れ等の不具合の発生を防止することができる
【００５１】
【発明の効果】
以上説明したように、本発明の作製方法によって作製される半導体基板によれば、半導体基板の内部に予め空洞領域が形成されているので、金属配線・受動素子・能動素子等の回路素子を設けると、その空洞領域が低誘導率層になり、高周波デバイス等の高周波特性の劣化をもたらす要因の１つとなる、素子等と基板との間に生じる寄生容量が低減される。このため、本発明の半導体基板は、高周波特性に優れており、高周波デバイス等に適している。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、それぞれ本発明の実施の形態１に係る半導体基板の作製方法を工程毎に説明する断面図である。
【図２】本発明の実施の形態１に係る半導体基板の作製に使用される第１シリコン基板の平面図である。
【図３】（ａ）〜（ｅ）は、それぞれ本発明の実施の形態２に係る半導体基板（シリコン基板）の作製方法を工程毎に説明する断面図である。
【図４】文献１による半導体基板の作製方法を工程毎に説明する断面図である。
【図５】文献２による半導体基板の作製方法を工程毎に説明する断面図である。
【符号の説明】
１ 第１シリコン基板
２ 第１シリコン酸化膜
３ レジスト
４ シリコン酸化膜
５ 第２シリコン基板
６ 第２シリコン酸化膜
Claims (4)
- 表面にメッシュ状の凸部がウエハ周辺まで均等に形成されたウエハ形状の第１シリコン基板の該表面と、表面に絶縁膜が形成された第２シリコン基板の該表面とが貼り合わされて、内部に空洞領域が形成されていることを特徴とする半導体基板。
- 前記第１シリコン基板の前記表面における前記凸部間の凹部の底面が平坦になっている請求項１に記載の半導体基板。
- 表面に第１の絶縁膜が形成されたウエハ形状の第１のシリコン基板に、ウエハ周辺まで均等にメッシュ状に配置されるように多数の所定形状の開口部分がパターニングされたレジストを設ける工程と、
前記レジストをマスクとして、前記第１の絶縁膜に対して等方性または異方性エッチングを行った後、さらに、該レジストパターンをマスクとして、前記第１のシリコン基板に対して、異方性エッチングを行い、前記第１のシリコン基板の表面に、ウエハ周辺まで均等にメッシュ状に配置された凸部を形成する工程と、
前記レジストと前記第１の絶縁膜とを除去した後、前記第１のシリコン基板の表面と、第２の絶縁膜を表面に形成した第２のシリコン基板の該表面と貼り合わせる工程と、
その後、前記第２のシリコン基板を裏面側から薄膜化する工程と、
を含むことを特徴とする半導体基板の作製方法。 - 前記第１のシリコン基板の異方性エッチングは、ＫＯＨを用いて行う、請求項３に記載の半導体基板の作製方法。
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